JPH04302472A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は表面に１個または数個の
回路素子を有し、少なくとも２つの導電領域で構成され
た半導体本体を具え、前記表面を絶縁層で被覆し、その
上に導体細条を設け、この細条により前記絶縁層にあけ
た接点窓を経て前記導電領域を相互接続し、この導体細
条は少なくとも前記絶縁層の厚さ全体に亘り絶縁層に埋
設するようにした半導体装置に関するものである。
【０００２】また、本発明は表面に１個または数個の回
路素子を有し、少なくとも２つの導電領域で構成された
半導体本体を具え、前記表面を絶縁層で被覆し、その上
に導体細条を設け、この細条により前記絶縁層にあけた
接点窓を経て前記導電領域を相互接続し、この導体細条
は少なくとも前記絶縁層の厚さ全体に亘り絶縁層に埋設
するようにした半導体装置の製造方法に関するものであ
る。
【０００３】ここに云う“導電領域”とは半導体本体の
ドープされた半導体領域、電界効果トランジスタのゲー
ト電極、隣接配線の部分、接触表面等のを含むような広
義に解釈されるものとする。
【０００４】
【従来の技術】複雑な集積回路では、通常、多結晶シリ
コン（ポリ）および／またはシリサイドより成る下側相
互接続層およびアルミニウムのような金属より成る上側
層の１つまたは数個を有する多重層相互接続部を用いて
いる。従って半導体本体のポリ細条（またはシリサイド
細条）および単結晶領域を金属プラグによって第１金属
層に接続するようにしている。これらの細条はＷ，また
はＴｉＷおよびＷを含んでいる。また、第１金属層はプ
ラグ接続によって第２金属層にも接続するようにしてい
る。
【０００５】
【発明が解決しようとする課題】上述した半導体装置お
よびその製造方法はＩＥＥＥ　　プロシーディング　　
ＶＬＳＩ　　ＭＩＣ、第９５−１００頁、サンタクララ
、１９８８年にＪ．Ｌ．Ｙｅｈ等が発表した論文“リバ
ーシ　　ピラー　　アンド　　マスクレス　　コンタク
ト−ツーノベル　　リセスド　　メタル　　スキームス
　　アンドゼア　　コンパリズン　　ツーコンベンショ
ナル　　ＶＬＳＩ　　メタライゼーション　　スキーム
ス”に記載されている。この方法では、絶縁層に相互接
続パターンの反転像であるマスクを用いて絶縁層の厚さ
の１部分上に相互接続パターンに相当するパターンをエ
ッチングするようにしている。次いで追加のフォトレジ
ストマスクによって接点窓を形成し、この際フォトレジ
ストマスクは形成すべき接点窓の箇所を除き絶縁層上に
被覆する。次に、金属層を設け、この金属層からエッチ
バックにより相互接続パターンを形成する。この相互接
続パターンは絶縁層に埋設して位置するため、構体は平
坦の儘となる。さらに、相互接続パターンおよび半導体
領域またはポリ細条間の接続にはプラグは必要とならな
くなる。
【０００６】この既知の処理では、接点窓を画成するた
めに個別のフォトレジストマスクを必要とする。
【０００７】本発明の目的はこのフォトレジストマスク
を不必要とし、従って半導体装置の製造を著しく簡素化
するようにした上述した種類の半導体装置およびその製
造方法を提供せんとするにある。
【０００８】
【課題を解決するための手段】本発明は表面に１個また
は数個の回路素子を有し、少なくとも２つの導電領域で
構成された半導体本体を具え、前記表面を絶縁層で被覆
し、その上に導体細条を設け、この細条により前記絶縁
層にあけた接点窓を経て前記導電領域を相互接続し、こ
の導体細条は少なくとも前記絶縁層の厚さ全体に亘り絶
縁層に埋設するようにした半導体装置において、前記導
電領域間の介在層にエッチングストッパ層を設け、この
層によって前記導体細条を絶縁層の隣接部分から分離す
るとともにこのエッチングストッパ層は前記絶縁層に対
し選択的にエッチングし得る材料を具え、且つこのエッ
チングストッパ層は共通層から製造された層パターンの
１部を形成し、この層パターンは前記エッチングストッ
パ層のほかに装置の任意の箇所に他の部分を具えること
を特徴とする。
【０００９】例えば、多結晶シリコン層、または絶縁層
とは相違する材料より成る誘電体層をエッチングストッ
パ層として用いる。かかる層は通常何らかの処理に存在
するため、接点窓に対し個別の他のフォトマスクを用い
る必要はない。
【００１０】また、本発明方法は表面に１個または数個
の回路素子を有し、少なくとも２つの導電領域で構成さ
れた半導体本体を具え、前記表面を絶縁層で被覆し、そ
の上に導体細条を設け、この細条により前記絶縁層にあ
けた接点窓を経て前記導電領域を相互接続し、この導体
細条は少なくとも前記絶縁層の厚さ全体に亘り絶縁層に
埋設するようにした半導体装置を製造するに当たり、前
記導電領域を設けた後絶縁層をその厚さの第１部分に亘
って形成し、前記絶縁層に対し選択的にエッチングし得
る導電材料のエッチングストッパ層を前記導電領域間に
位置する中間領域の前記第１部分に形成し、次いで前記
絶縁層をその厚さ全体に亘って第２部分上に設け、その
後絶縁層の導体細条を形成すべき区域にエッチング処理
を施し、このエッチング処理中前記絶縁層を前記中間領
域で前記エッチングストッパ層まで、且つ前記接点窓の
区域で前記導電領域まで除去し、その後かくして得た構
体に導電層を被覆し、この導電層からエッチバックによ
り埋設導体細条を形成するようにしたことを特徴とする
。
【００１１】
【実施例】本発明は電荷結合装置、特に本発明に取って
特に重要な撮像装置につき説明する。しかし、本発明は
他の型の集積回路にも有利に用いることができる。
【００１２】図１は撮像区分Ａおよびメモリ区分Ｂに互
いに分割された垂直ＣＣＤライン１のシステムを具える
ラスタ転送型の撮像装置の平面図を示す。撮像区分Ａは
、既知のように投影された像を電荷パッケージに変換す
るように作用する。撮像周期の終わりにはこれら電荷パ
ッケージは入射光から遮蔽されたメモリ区分Ｂに迅速に
転送される。このメモリ区分Ｂの下側には出力増幅器２
を有する水平読出しレジスタＣを設ける。メモリ区分Ｂ
に蓄積された電荷パッケージは行毎に読出しレジスタＣ
に転送され、出力増幅器２で逐次読出される。電荷の移
送および電荷の蓄積はクロック電圧によりこれらクロッ
ク電圧をクロックパ電極３に供給することによって制御
する。図１にはこれら４種類のクロック電圧をφ１，φ
２，φ３およびφ４で示す。
【００１３】クロック電極は二重または三重層のポリシ
リコン技術によって造り、これにより重畳ゲート構体を
２または３層に造るのが普通である。この技術の欠点は
、像を投影する構体が極めて不完全な平坦性であり、従
って光を不感領域に変更し得るようになる。さらに、カ
ラーセンサーの場合にはカラーフィルタを正確に設ける
のが困難である。使用するポリシリコン層はその厚さを
０．３−０．５μｍとするのが普通であるが、この厚さ
は青色光を充分に透過するには不所望である。これがた
め、しばしばポリシリコン層以外の箇所にゲート構体の
適応時に感光表面を形成するようになる。ポリシリコン
層の厚さを充分厚くする。その理由はさもないと、即ち
、厚さが薄い場合には抵抗値が著しく高くなり、従って
クロック相当たりのＲＣ時間が長くなるからである。 本例では、少なくとも区分Ａのクロック電極に対し単一
層のポリシリコン技術を用いてポリシリコン層の厚さを
極めて薄く、例えばほぼ５０ｎｍとして、センサーが可
視スペクトル全体に対して良好な感度を有し、種々のク
ロック相のゲート間が重畳されず、構体がトポグラフ的
に極めて平坦となるようにする。
【００１４】図２は像区分における電極構体の１部分を
示す平面図である。クロック電極３は厚さが５０ｎｍで
互いに順次に位置する重畳しないポリシリコン細条によ
って形成する。この比較的高オーミックな細条３はドッ
トの区域でポリシリコン細条３に接続された状態で低オ
ーミックな細条４に接続する。４相ＣＣＤの形態の図示
の例では、各金属細条４を各４番目のクロック電極３に
接続する。この金属細条４は極めて狭く造るため、これ
ら極めて細条４間には比較的広いスペースが残存し、従
って、これらスペースを経て光を半導体本体内に侵入せ
しめるようにする。図１に示すように、ゲート電極３は
多数の間隙細条４によってクロックラインにそれぞれ接
続して所望の低いＲＣ時間値が得られるようにする。Ｃ
ＣＤマトリックスの上側では、金属細条４は４つのクロ
ックライン５に接続し、これによってクロックラインφ
１，φ２，φ３およびφ４を接続部６を経て設ける。
【００１５】図３ａは本発明を適用し、図２による撮像
装置の撮像区域Ａに用いる必要のある電荷結合装置の１
部分およびこの電荷結合装置と集積化し得るＭＯＳトラ
ンジスタを有する半導体装置の一部分を断面図で示す。 図３ｂは図３ａに示す部分の平面図である。
【００１６】本発明半導体装置は表面１１を有するシリ
コンの半導体本体１０を具え、この表面１１またはその
近くに電荷結合装置１２およびＭＯＳＴ１３を位置させ
る。電荷結合装置１２は厚さが薄く、ほぼ５０ｎｍの多
結晶シリコン細条によって形成しされた多数のクロック
電極３ａ，３ｂ，３ｃ等を具える。これらゲート電極３
は、これによって上述した導電領域を構成するとともに
薄い誘電体層１４によって表面１１から分離する。本例
では、ゲート誘電体層のみは酸化シリコン層を具えるが
、これを他の絶縁材料または例えば酸化シリコンおよび
窒化シリコンより成る二重層で構成することもできる。 これらゲート電極３は誘電体層１５内に埋設し、この誘
電体層１５を全部酸化シリコンで造ることができ、且つ
その１部を他の材料で造ることもできる。誘電体層１５
はいかに説明するように２分離する。１５ａおよび１５
ｂで造るようにする。
【００１７】ＭＯＳトランジスタ１３はソースおよびド
レイン領域１７、１８並びにゲート酸化物により隣接チ
ャネル領域から分離されたゲート電極１９を具える。
【００１８】絶縁層１５上または少なくともその部分１
５ａ上には、導体細条４を形成し、これによって絶縁層
１５の接点窓を経て導電領域３ｂおよび３ｆを相互接続
する。導体細条４はその厚さのほぼ全体に亘って絶縁層
１５内に埋設して、実際上平坦な表面が得られるように
する。本発明によれば絶縁層１５の隣接部分１５ａから
導体細条４を分離するエッチングストッパ層２１を導電
領域３ｂおよび３ｆ間の中間領域に存在させるようにす
る。このエッチングストッパ層２１は絶縁層１５の材料
とは異なる材料を具えるとともにこれに関し絶縁層１５
を選択的にエッチングし得るようにする。
【００１９】このエッチングストッパ層を設ける場合に
は余分の処理工程は必要としない。その理由は、このエ
ッチングストッパ層２１が共通層から製造された層状パ
ターンの１部分を構成し、この層状パターンはエッチン
グストッパ層２１の外に装置内の他の部分をも構成し、
しかも、これら他の部分と同時に形成し得るからである
。本例では、エッチングストッパ層２１は多結晶シリコ
ンで造り、これはトランジスタ１３のゲート１９ととも
に第２多結晶シリコン配線層に属するようにする。この
第２多結晶シリコン配線層の厚さはほぼ０．４μｍとし
て、抵抗のために、ゲート電極３ａ，３ｂ等の厚さより
も充分厚く成るように選択し、これを感光性のため、ほ
ぼ５０ｎｍとする。さらに、トランジスタ１３には領域
１８に接続された接点２２と、ゲート電極１９に接続さ
れた接点２３とを設け、これら接点２２および２３をプ
ラグにより形成する。この接点２３は図面ではチャネル
領域上に設けたが、実際にはこれを図示しないフィール
ド酸化物上に設けるのが好適である。
【００２０】図３および４に示す半導体装置の製造方法
の数工程を図５〜７につき以下に説明する。これらの図
には図３に示す装置と同一断面の装置を示す。
【００２１】図５はクロック電極３を厚さがほぼ５０ｎ
ｍの多結晶シリコン層から形成する工程を示す。
【００２２】次いで、ゲート電極３に酸化物層１５を被
覆する。この酸化物層１５は例えば既知のＣＶＤ技術お
よびエッチングによる局部材料除去技術により形成し得
るとともにその厚さをほぼ０．３μｍとする。次いで厚
さがほぼ０．４μｍの第２多結晶シリコン層２４を堆積
により設ける。また、既知の写真食刻技術により、ＭＯ
ＳＴ１３のゲート電極１９をこの層から形成するととも
にエッチングストッパ層２１もこの層から形成する。こ
のエッチングストッパ層２１はその幅を１．７〜２μｍ
とするとともに後の工程で形成すべき導体細条４の幅よ
りも幾分広くなるように選択する。エッチングストッパ
層２１は導体細条４およびゲート電極３ｂ間に設けるべ
き接続部のの区域でゲート電極３ｂのほぼ２μｍの幅の
箇所でほぼ１．１μｍの幅に断続する。次いで装置全体
により厚さがほぼ１μｍの肉厚酸化物層１５ｂを被覆す
る。この酸化物層の表面にフォトレジスト層の形態のマ
スク２６を設け、このマスクは後の工程で得るべき金属
パターンと相補をなすようにするか、またはその反転像
となるようにする。このマスク２６には接点２２，２３
の区域に開口２７を設けるとともに接続部４を形成すべ
き区域に開口２８を設ける。エッチングストッパ層２１
上にできるだけ対称に位置させる開口２８は、その幅を
ほぼ１．１μｍとして、エッチングストッパ層２１が開
口２８の両側にほぼ０．３〜０．５μｍだけ突出し得る
ようにする。この処理工程において、ＭＯＳＴのソース
およびドレイン領域１７，１８および他の領域をも設け
る。次いで装置には図６に示す処理工程を施す。次に、
装置にエッチング処理を施し、このエッチング処理中開
口２７，２８の区域の酸化物層１５ａ，１５ｂを除去す
る。このエッチング処理を選択的に行って、ゲート電極
３，１９およびエッチングストッパ層２１の多結晶シリ
コンが侵食されないか、または少なくとも酸化物のエッ
チング中極めて僅かに侵食されるようにする。エッチン
グは異方性プラズマエッチング工程で行ってアンダーエ
ッチングを防止し得るようにするのが好適である。酸化
物のエッチングは、異なる材料が存在するまでの深さ、
即ち、例えばソースおよびドレイン領域１８の区域の単
結晶シリコン材料まで、即ち、ＭＯＳＴのゲート電極１
９およびエッチングストッパ層２１の区域の材料に到達
するまで継続する。接点窓３０はエッチングストッパ層
２１が中断層２５を有するゲート電極３ｂの区域に形成
する。酸化物層１５のエッチングは第１ポリシリコン層
の多結晶シリコン材料に到達するまで継続する。接点窓
３０の図７の断面の方向における幅はエッチングストッ
パ層２１の中断層２５の幅によって決まる。図の面に垂
直な方向の接点窓３０の幅はマスク２６によって決まる
。ポリシリコン細条３ｆの区域における接点窓３１の幅
は、図７の断面において、接点窓３１の左側のエッチン
グストッパ層２１と形成すべき接点窓３１の右側のマス
ク２６の縁部との間のスペースによって決まる。図の面
に垂直な方向の接点窓３１の幅もマスク２６によって決
まる。
【００２３】エッチング後、マスク２６を再び除去し、
その上に肉厚の金属層３２（図８参照）を設け、これに
よって装置の表面全体を被覆する。本例ではこの肉厚の
金属層３２としてタングステンを選択する。しかし、他
の好適な材料を選択し得ることは勿論である。この金属
層３２を設ける前にＴｉＷの肉薄層３３を例えばスパッ
タリングにより設けることができる。この層３３はこれ
によって金属層３２を良好に接着し、拡散に対する良好
な障壁を形成する。
【００２４】金属蒸着後、これら金属層３２／３３にエ
ッチング処理を施して肉厚の酸化物層１５の上側表面に
エッチバックを行う。その後図３に示す構造を得る。
【００２５】エッチングストッパ層２１に対し第２多結
晶シリコン層を用いることによって形成すべき接点窓３
０，３１間の中間領域に酸化物層１５をマスクする余分
なマスク処理を省略することができる。本例では２つの
多結晶シリコン層を用いる。図９は３つの多結晶シリコ
ン層を具える例を断面で示す。即ち、ＣＣＤチャネルの
部分のみを図に示す。電荷結合装置は２つのポリシリコ
ン層にクロック電極、即ち、ポリシリコン層１にゲート
電極３５ａ，ｂ，ｃおよびポリシリコン層２にゲート電
極３６ａ，ｂ，ｃを具える。２つのポリシリコン層の厚
さは例えば０．３および０，５μの間とする。本例では
、この厚さをＣＣＤ電極３の厚さよりも充分厚くして、
抵抗値が充分低くなるようにする。それにもかかわらず
、この場合には例えば像センサーの寸法を充分大きくし
てゲート電極を低オーミックブリッジ接続部に接続する
のが有利である。
【００２６】図９に示す装置を製造する場合には、まず
最初、電極３５ａ，３５ｂ，３５ｃを第１多結晶シリコ
ン層から形成し、これら電極間に開口を設ける。ゲート
電極３５に酸化物層を被覆した後、第２多結晶シリコン
層を堆積し、この層からゲート電極３５ａ，３５ｂ，３
５ｃを形成し、ゲート電極３５間の開口を充填する。ゲ
ート３６は図９に示すようにゲート３５に重畳させるこ
とができる。次の工程では、ゲート３５、３６を酸化物
層１５ａで被覆し、その後第３多結晶シリコン層を堆積
し、この多結晶シリコン層からエッチングストッパ層２
１を形成する。いずれにしても、この第３ポリシリコン
層は他の箇所、特にメモリ区分Ｂおよび水平読出しレジ
スタＣ（図１参照）間の並列−直列インターフェース（
図９には示さず）に対し必要であるため、エッチングス
トッパ層２１を設けることによって余分の堆積工程およ
びマスクを必要としなくなる。ＭＯＳトランジスタ（図
９には示さず）のゲート電極１９はソースおよびドレイ
ン領域のドーピング工程を実行する前にポリシリコン層
２に形成することができる。エッチングストッパ層２１
が形成されると、前例で説明した所と同様に装置の製造
を継続する。次に、まず肉厚の酸化物層１５を堆積し、
反転金属マスクを用いて形成すべき配線のパターンを設
ける。エッチングはゲート電極３５ｂおよび３５ｄの区
域でこれらゲート電極の多結晶シリコン材料に到達する
まで継続する。これらゲート電極間の区域ではエッチン
グストッパ層２１によってエッチングを停止する。 エッチング処理後、堆積およびエッチバックによってブ
リッジ接続部４を有する凹み金属パターンを上述したよ
うに形成する。
【００２７】本発明は上述した例にのみ限定されず、要
旨を変更しない範囲内で種々の変形を行うことができる
。従って、本発明は他の型の電荷結合装置に適用するこ
とができ、且つ電荷結合装置のない集積回路にも適用す
ることができる。また、ゲート電極間のブリッジ接続以
外に半導体本体の表面領域間の接続またはこれら表面領
域および導体細条のゲート電極間の接続をも上述したよ
うに形成することができる。エッチングストッパ層２１
は必ずしも多結晶シリコンで造る必要はなく、他の材料
、例えばシリサイドによって形成することができる。 さらに、接続部４に対してはＷまたはＴｉＷの代わりに
他の金属または半導体材料のよぷな導電材料を用いるこ
とができる。
【図面の簡単な説明】
【図１】ラスタ転送型の電荷結合イメージセンサの構成
を示す平面図である。
【図２】本発明によるクロックラインおよびクロック電
極間の線図的に示される接続部を有する図１に示す電荷
結合装置の１部分を示す平面図である。
【図３】図２に示す電荷結合装置の１部分を示す断面図
である。
【図４】図３に示す部分の平面図である。
【図５】図３に示す装置の製造工程を示す断面図である
。
【図６】図３に示す装置の製造工程を示す断面図である
。
【図７】図３に示す装置の製造工程を示す断面図である
。
【図８】図３に示す装置の製造工程を示す断面図である
。
【図９】本発明半導体装置の第２例の構成を示す断面図
である。
【符号の説明】
１　　垂直ＣＣＤライン ２　　出力増幅器 ３　　クロック電極 ４　　金属細条 ５　　クロックライン ６　　接続部 １０　　半導体本体 １１　　表面 １２　　電荷結合装置 １３　　ＭＯＳＴ １４　　誘電体層 １５　　絶縁層 １６ １７　　ソース領域 １８　　ドレイン領域 １９　　ゲート電極 ２１　　エッチングストッパ層 ２２　　接点 ２３　　接点 ２４　　多結晶シリコン層 ２５　　中断層 ２６　　マスク ２７　　開口 ２８　　開口 ２９　　開口 ３０　　接点窓 ３１　　接点窓 ３２　　金属層 ３３　　金属層 ３５　　ゲート電極 ３６　　ゲート

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　表面に１個または数個の回路素子を有
    し、少なくとも２つの導電領域で構成された半導体本体
    を具え、前記表面を絶縁層で被覆し、その上に導体細条
    を設け、この細条により前記絶縁層にあけた接点窓を経
    て前記導電領域を相互接続し、この導体細条は少なくと
    も前記絶縁層の厚さ全体に亘り絶縁層に埋設するように
    した半導体装置において、前記導電領域間の介在層にエ
    ッチングストッパ層を設け、この層によって前記導体細
    条を絶縁層の隣接部分から分離するとともにこのエッチ
    ングストッパ層は前記絶縁層に対し選択的にエッチング
    し得る材料を具え、且つこのエッチングストッパ層は共
    通層から製造された層パターンの１部を形成し、この層
    パターンは前記エッチングストッパ層のほかに装置の任
    意の箇所に他の部分を具えることを特徴とする半導体装
    置。
  2. 【請求項２】　　前記エッチングストッパ層は金属また
    は半導体材料、特に多結晶シリコンを具えることを特徴
    とする請求項１に記載の半導体装置。
  3. 【請求項３】　　前記２つの導電領域は電荷結合装置の
    ゲート電極を構成するこのを特徴とする請求項１および
    ２の何れかの項に記載の半導体装置。
  4. 【請求項４】　　前記ゲート電極は多結晶シリコン層の
    第１層から製造し、前記エッチングストッパ層は多結晶
    シリコン層の第２層から製造し、この第２層は前記絶縁
    層の介在部分によって前記第１層から電気的に分離し、
    第２層の厚さを第１層の厚さよりも厚くするようにした
    ことを特徴とする請求項１に記載の半導体装置。
  5. 【請求項５】　　表面に１個または数個の回路素子を有
    し、少なくとも２つの導電領域で構成された半導体本体
    を具え、前記表面を絶縁層で被覆し、その上に導体細条
    を設け、この細条により前記絶縁層にあけた接点窓を経
    て前記導電領域を相互接続し、この導体細条は少なくと
    も前記絶縁層の厚さ全体に亘り絶縁層に埋設するように
    した半導体装置を製造するに当たり、前記導電領域を設
    けた後絶縁層をその厚さの第１部分に亘って形成し、前
    記絶縁層に対し選択的にエッチングし得る導電材料のエ
    ッチングストッパ層を前記導電領域間に位置する中間領
    域の前記第１部分に形成し、次いで前記絶縁層をその厚
    さ全体に亘って第２部分上に設け、その後絶縁層の導体
    細条を形成すべき区域にエッチング処理を施し、このエ
    ッチング処理中前記絶縁層を前記中間領域で前記エッチ
    ングストッパ層まで、且つ前記接点窓の区域で前記導電
    領域まで除去し、その後かくして得た構体に導電層を被
    覆し、この導電層からエッチバックにより埋設導体細条
    を形成するようにしたことを特徴とする半導体装置の製
    造方法。
  6. 【請求項６】　　前記中間領域および前記接点窓の区域
    の絶縁層を除去するエッチング処理を異方性エッチング
    で行うようにしたことを特徴とする請求項５に記載の半
    導体装置の製造方法。
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