KR100273070B1 - 반도체 소자 및 그 제조방법 - Google Patents

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요트.게.아. 롤페즈
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Abstract

본 발명은 절연층, 예컨대 산화물 층에서 오목 들어간 상호 접속 패턴을 가진 집적 회로에 관한 것이다. 홈은 제조 동안에 상호 접속 패턴의 전화된 화상인 마스크에 의해 금속 패턴에 대응하는 절연 영역에서 에칭된다. 에칭은 접촉 윈도우가 완전히 개구로 될 때까지 계속된다. 접촉 윈도우 사이의 산화물이 또한 제거되는 것을 방지하기 위하여, 에칭 스토퍼 층이 산화물 층에 제공된다. 공정 중에 이미 제공된 층은 상기 에칭 스토퍼 층, 예컨대 다결정 실리콘 층용으로 사용될 수 있으며 그 결과 가외의 공정 단계는 불필요하게 된다.

Description

반도체 소자 및 그 제조방법
제1도는 래스터 전사형의 전하 결합 화상 센서에 대한 도면.
제2도는 제1도에 그려진 소자의 부분과 본 발명에 따른 클록 라인 및 클록 전극 간의 접속을 도해적으로 표시한 도면.
제3도는 제2도에 따른 장치의 일부분에 대한 단면도.
제4도는 제3도에 도시된 부분에 대한 평면도.
제5도 내지 제8도는 소자의 여러 제조 단계를 도시하는 도면.
제9도는 소자의 실시예 2에 대한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 수직 CCD 라인 2 : 출력 증폭기
3 : 클록 전극 4 : 금속 스트립
5 : 클록 라인 6 : 접속점
10 : 반도체 본체 11 : 표면
12 : 전하 결합 소자 13 : MOS 트랜지스터
14 : 얇은 유전체 층 19 : 게이트 전극
21 : 에칭 스토퍼 층 23 : 접촉부
본 발명은 하나의 표면에서 적어도 2개의 전도 영역을 지닌 하나 또는 몇 개의 회로 요소를 갖는 반도체 본체를 포함하는 반도체 소자에 관한 것으로서, 반도체 본체의 표면은 절연층으로 덮여 있고, 절연층 위에는 절연층 내의 접촉 윈도우에 의해 전도 영역과 상호 접속하고, 적어도 실제적으로 그 자체의 전체 두께 이상으로 절연층 속으로 오목 들어간 전도 트랙이 제공되는 반도체 소자에 관한 것이다.
본 발명은 또한 한 표면에서 적어도 2개의 전도 영역을 지닌 하나 또는 몇 개의 회로 요소를 가진 반도체 본체를 포함하는 반도체 소자를 제조하는 방법에 관한 것으로서, 반도체 본체의 표면은 절연층으로 덮여 있고, 절연층 위에는 절연층 내의 접촉 윈도우에 의해 전도 영역과 상호 접속하고, 적어도 실제적으로 그 자체의 전체 두께 이상으로 절연층 속으로 오목 들어간 전도 트랙이 제공되는 반도체 소자의 제조 방법에 관한 것이다. “전도 영역”이라 함은 본 명세서 내에서 반도체 본체내의 도핑된 반도체 영역, 전계 효과 소자의 게이트 전극, 토대를 이루는 배선 부분, 접촉 표면 등을 포함하는 광범위한 의미로 사용된다.
복잡한 집적 회로에서는 다결정 실리콘(폴리) 및/또는 실리사이드로 구성된 하나 또는 몇 개의 하부의 상호 접속 층과, A1과 같은 금속으로 구성된 상부의 층 또는 층들로 함께 구성된 다층 상호 접속부를 사용하는 것이 통상적이다. 따라서, 본체내의 폴리 트랙(또는 실리사이드 트랙) 및 단결정 영역을 금속 플러그에 의해 제1금속 층과 접속시키는 것이 통상적이다. 이들은 통상적으로 W, 또는 TiW 및 W를 포함한다. 제1금속 층은 또한 플러그 접속에 의해 제2금속 층에 접속된다.
서두에서 설명한 종류의 반도체 소자 및 방법은 J.L. Yeh 등에 의한 1988년 산타클라라 IEEE 회보 VLSI MIC, 페이지 95-100 내에 “Reverse Pillar and Maskless Contact-2개의 새로운 오목 들어간 금속 설계와 이에 대한 종래의 VLSI 금속 설계의 비교”에서 설명되어 있다. 상기 공지된 방법에 있어서, 절연층 내의 상호 접속 패턴의 반전된 화상인 마스크가 절연층의 두께에 대해 상호 접속패턴과 대응하는 패턴을 에칭하기 위해 사용된다. 다음으로 형성될 접촉 윈도우 부분을 제외한 절연층을 덮는 다른 포토레지스트 마스크에 의해 접촉 윈도우가 형성된다. 다음으로 금속층이 제공되며, 이것으로부터 에칭백에 의해 상호 접속 패턴이 형성된다. 상호 접속 패턴은 절연층 내에 오목 들어가 놓여지며, 그 결과 그 구조는 여전히 평면인 채로 있다. 또한, 상호 접속 패턴 및 반도체 영역 또는 폴리트랙 사이의 접속을 위해 어떠한 플러그도 요구되지 않는다.
상기 공지된 공정에 있어서, 접촉 윈도우를 형성하기 위하여 별도의 포토레지스트 마스크가 필요하다. 본 발명의 목적은 이와 같은 포토레지스트 마스크를 필요 없도록 하여 소자의 제조 공정을 단순화시키는 것이다.
본 발명에 따른 서두에서 설명한 종류의 반도체 소자는, 에칭 스토퍼 층이 전도 영역 사이에 삽입된 영역 내에 제공되고, 그 층은 절연층이 아래 부분으로부터 전도성 트랙을 분리시키고, 절연층에 관하여 선택적으로 에칭할 수 있는 물질을 포함하며, 에칭 스토퍼 층은 에칭 스토퍼 층 뿐 아니라 소자의 다른 영역을 포함하는 통상적으로 형성되는 층 패턴의 일부를 형성한다.
예를 들면, 다결정 실리콘 층 또는 절연층과 다른 물질로 이루어진 유전체 층이 에칭 스토퍼 층용으로 사용될 수 있다. 그와 같은 층이 어떤 식으로든지 공정중에 통상적으로 존재하므로, 접촉 윈도우에 대한 별도의 포토 마스크를 사용할 필요가 없다.
본 발명에 따르면, 서두에서 설명한 종류의 방법은, 전도 영역이 제공된 후, 그 두께의 제1부분에 대해 절연층이 형성되며, 절연층에 관하여 선택적으로 에칭할 수 있는 전도 물질의 에칭 스토퍼 층이 전도 영역 사이에 놓여진 중간 영역의 상기 부분 상에 형성되며, 그 뒤에 절연층이 그 두께의 제2부분에 대해 제공되고, 전도 트랙이 형성될 영역에서 절연층이 에칭 처리되며, 그 동안 중간 영역에서 에칭 스토퍼 층까지와 접촉 윈도우의 영역에서 전도 영역까지의 절연층이 제거되며, 그와 같은 형태가 얻어진 후 전도 층으로 덮여지며, 에칭백에 의해 오목 들어간 전도 트랙이 형성되는 것을 특징으로 한다.
본 발명은 실시예 첨부 도면을 참조하여 보다 상세하게 설명될 것이다.
본 발명에 대해 전하 결합 소자, 특히 본 발명이 특히 중요시하는 화상 소자를 참고로 하여 더 상세하게 설명하기로 한다. 기재된 바로부터 명백하지만, 본 발명은 다른 형태의 집적 회로에서도 양호하게 사용될 수 있다.
제1도는 화상 섹션 A 및 메모리 섹션 B로 분리되어 서로 나란히 놓여진 수식 CCD 라인(1)의 시스템을 포함하는 래스터 전사 화상 소자의 도해적인 평면도를 도시한다. 화상 섹션 A은 공지된 바와 같이 투사된 화상을 전하 패키지로 변환하기 위한 역할을 한다. 화상 구간의 종단에서, 이들 전하 패키지는 입사 방사선으로부터 영사되는 메모리 섹션 B에 곧 전송된다. 메모리 섹션의 하부측에는 출력 증폭기(2)가 함께 제공되는 수평 독출 레지스터(C)가 제공된다. B 섹션에 저장된 전하 패키지는 한 행씩 독출 레지스터(C)에 전송되어 출력 증폭기(2)에서 순차적으로 판독된다. 전하 전송 및 전하 저장은 클록 전극(3)에 인가된 클록 전압에 의해서 제어되며, 이는 제1도에 φ1, φ2, φ3, φ4로 표시되어 있다.
클록 전극은 이중 또는 삼중층 폴리-실리콘 기술에 의해서 즉, 이중 또는 삼중층의 중복 게이트 구조가 만들어지는 수단에 의해서 만드는 것이 통례이다. 상기 기술의 결점은 화상이 투사되는 구조가 매우 불완전한 평면으로 되는 것이며, 그 때문에 광이 무감지 영역 쪽으로 편향될 수 있다. 더욱이, 컬러 센서의 경우에 컬러 필터를 정화한 방법으로 제공하기 어렵다. 사용되는 폴리 층은 보통 0.3-0.5㎛ 두께이며, 이는 청색광을 충분히 전송시키기에는 너무 두껍다. 그러므로, 폴리-실리콘이 없는 감광성 표면은 흔히 게이트 형태의 응용을 통하여 형성된다. 폴리-실리콘 두께는 다른 경우, 즉 보다 얇은 두께의 경우라면, 저항이 지나치게 크고 클록 위상 당 RC 시간이 너무 길기 때문에, 그와 같이 두껍게 된다. 본 명세서에 기술될 실시예에서, 약 50㎚ 두께의 매우 얇은 폴리 층을 가진 단일 층의 폴리 기술이 적어도 A 섹션의 클록 전극에 사용되면, 그로써, 센서는 전체 가시 스펙트럼에 대하여 양호한 감도를 가지며, 여러 위상의 게이트 간이 중복하는 일이 없고, 그 구조는 기하학적으로 매우 평면이다.
제2도는 화상 섹션 A내의 전극 형태의 부분에 대한 평면도이다. 클록 전극(3)은 서로 나란히 놓여진 50㎚의 두께를 가진 비중복된 폴리스트립으로 형성된다. 클록 전극(3)은 돗트 영역에서 클록 전극(3)에 접속된 저저항의 금속 트랙(4)에 접속된다. 도시된 바와 같은 4-위상 CCD의 실시예에서, 각 금속 트랙(4)은 각각의 4번째 클록 전극(3)에 접속된다. 금속 트랙(4)은 매우 좁게 만들 수 있으며, 그로써 금속 트랙 사이에의 상대적으로 넓은 영역이 개구로 되며, 이 영역을 통해 광이 반도체 본체 속으로 투과될 수 있다. 제1도에 도시된 바와 같이, 원하는 낮은 RC 시간 값을 얻기 위하여 클록 전극(3)은 각각 다수의 상호 이격된 트랙(4)에 으해서 클록 라인에 접속될 수 있다. CCD 매트릭스의 상부측에서, 금속 트랙(4)은 접속점(6)을 거쳐, 클록 φ1, φ2, φ3, φ4이 제공되는 4개의 클록 라인(5)에 접속될 수 있다.
제3도는 제2도에 따른 화상 소자의 화상 섹션 A 내에 사용될 전하 결합 소자의 일부분과 함께, 본 발명이 포함된 반도체 소자의 일부분과, 전하 결합 소자와 결합된 MOS 트랜지스터를 단면도로 도시한다. 제4도는 제3도에 도시된 부분의 도해적인 평면도를 도시한다.
상기소자는 표면(11)을 갖는 실리콘으로 된 반도체 본체(10)를 포함하며, 그 표면 또는 근처에 전하 결합 소자(12) 및 MOS 트랜지스터(13)가 배치되어 있다. 전하 결합 소자는 얇은, 약 50㎚ 두께의 다결정 실리콘 트랙으로 형성된 클록 전극 3a, 3b, 3c 등의 열을 포함한다. 클록 전극(3)은 상술한 전도 영역으로 구성되며 얇은 유전체 층(14)에 의해 표면(11)과 분리된다. 본 실시예에서, 게이트 유전체는 단지 실리콘 산화물 층만을 포함하지만, 다른 절연 재료 또는 예컨대, 실리콘 산화물 및 실리콘 질화물의 이중 층으로도 이루어질 수 있음은 명백하다. 클록 전극(3)은, 완전히 실리콘 산화물로 할 수 있지만, 완전히 또는 부분적으로 다른 재료로도 구성될 수 있음이 명백한 유전체 층(15) 내에 묻히게 된다. 층(15)은 이하에서 검토될 2개의 부분(15a 및 15b)으로 구성된다.
MOS 트랜지스터(13)는 소스 및 드레인 영역(17, 18) 및 게이트 산화물(14)에 의해 아래의 채널 영역과 절연된 게이트 전극(19)을 포함한다.
절연층(15)상에서 또는 적어도 절연층의 일부분(15a)상에서, 절연층(15)내의 접촉 윈도우를 거쳐 전도 영역(3b 및 3f)을 상호 접속하는 전도체 트랙(4)이 형성된다. 전도체(4)는 적어도 실제적으로 그 자체의 전체 두께 이상으로 층(15)에 묻히게 되며, 그로써 거의 평평한 상부 표면이 얻어진다. 본 발명에 따르면, 절연층(15)의 아래 부분(15a)과 전도체 트랙(4)을 분리하는 에칭 스토퍼 층(21)은 전도 영역(3b 및 3f) 사이의 중간 영역에 존재한다. 상기 층(21)은 절연층(15)을 이루는 물질과 다르며, 그 절연층(15)이 선택적으로 에칭될 수 있는 재료로 이루어진다.
에칭 스토퍼 층의 준비는 층(21)이 공통 층으로부터 제조된 층 패턴의 부분을 형성하므로, 가외의 공정 단계가 전혀 필요치 않으며, 상기 패턴은 소자내의 다른 부분과 에칭 스토퍼 층(21)을 포함하고 따라서 이들은 동시에 형성될 수 있다. 본 실시예에서, 에칭 스토퍼 층(21)은 트랜지스터(13)의 게이트(19)와 함께 제2다결정 배선 층에 속하는 다결정 실리콘으로 만든다. 상기 제2층의 두께는 약 0.4㎛이고, 이는 저항상의 이유로 광감도 때문에 단지 약 50㎚의 두께를 갖는 게이트(3a, 3b, ...)의 두께보다 크게 채택된다. 트랜지스터(13)는 영역(18)에 접속되어 있는 접촉부(22)와 게이트(19)에 접속되어 있는 접촉부(23)를 또한 갖고 있으며, 상기 접촉부(22, 23)는 플러그로 형성된다. 접촉부(23)는 도면에서 채널 영역 위에 도시되어 있다. 그러나, 실제상으로는 필드 산화물(도시되어 있지 않음)위에 제공되는 것이 바람직하다.
제3도 및 제4도에 따른 소자의 몇몇 제조 단계를 제5 내지 7도를 참조하여 설명하기로 한다. 소자는 제3도와 동일 단면으로 이들 도면에 도시되어 있다.
제5도는 클록 전극(3)이 약 50㎚ 두께의 다결정 실리콘 층으로부터 형성되는 단계를 도시한다.
클록 전극은 산화물 층(15a)으로 코팅된다. 이 층은 예를 들면 본질적으로 공지된 CVD 기술 및 에칭을 통한 국부 제거에 의해 제공될 수 있으며, 약 0.3㎛의 두께를 갖는다. 그 다음에 약 0.4㎛ 두께의 제2다결정 실리콘 층(24)이 증착된다. 본질적으로 공지된 사진 석판술(photolithography)과 같은 단계에 의해서, 한편으로는 MOS 트랜지스터(13)의 게이트(19)가 상기 층으로부터 형성되고, 다른 한편으로는 에칭 스토퍼 층(21)이 형성된다. 에칭 스토퍼 층의 폭은 1.7-2㎛이고 이후의 단계에서 제공될 전도체 트랙(4)의 폭보다 약간 크게 선택된다. 층(21)은 클록 전극(3b)의 약 2㎛의 폭으로 클록 전극(3b)와 전도체 트랙(4) 사이에 제공되는 접속 영역에서 약 1.1㎛ 폭의 장애물을 갖는다. 전체 조립체는 그 다음 약 1㎛의 두께를 가진 두꺼운 산화물 층(15b)으로 덮인다. 포토레지스트 층의 형태로 된 마스크(26)가 상기 산화물 층의 표면상에 형성되며, 상기 마스크는 후의 단계에서 얻어질 금속 패턴의 상보형(complementary)이거나 반전된 화상이다. 마스크(26)는 접촉부(22, 23) 영역에서 개구부(27)를 갖고, 접속부(4)가 형성될 영역에서 개구부(28)를 갖는다. 에칭 스토퍼 층(21)에 대하여 되도록 대칭적으로 놓여지는 개구부(28)의 폭은 약 1.1㎛이며, 이에 따라 에칭 스토퍼 층은 개구부(28)의 어느 측면상이나 약 0.3-0.5㎛ 만큼 돌출한다. 상기 공정 단계에서, MOS 트랜지스터의 소스 및 드레인 영역(17, 18)과 다른 영역도 또한 제공될 수 있다. 소자는 이제 제6도에 도시된 바와 같은 다음 단계로 된다. 여기에서 소자는 개구부(27, 28, 29)의 영역에서 산화물층(15a, 15b)이 제거되는 에칭 처리를 거친다. 에칭 처리는 클록 전극(3) 또는 게이트(19) 및 에칭 스토퍼 층(21)의 다결정 실리콘이 산화물의 에칭 동안 식각되지 않거나 또는 적어도 훨씬 적은 정도로 식각된다는 점에서 선택적으로 수행된다. 에칭은 언더 에칭을 방지하기 위해 이방성 플라즈마 에칭으로 수행되는 것이 바람직하다. 산화물의 에칭은 다른 물질이 나타나는 깊이까지, 즉, 예를 들면 소스 또는 드레인 영역(18)에서의 단결정 Si 물질까지와, MOS 트랜지스터의 게이트(19) 및 에칭 스토퍼 층(21)의 영역에서의 다결정 Si 물질까지 계속된다. 접촉 윈도우(30)는 클록 전극(3b)의 영역에서 형성되며, 여기서 에칭 스토퍼 층(21)은 장애부(25)를 갖는다. 산화물 층(15)의 에칭은 제1폴리 층의 다결정 Si 물질에 이르기까지 계속된다. 제7도의 단면 방향으로 윈도우(30)의 폭은 에칭 스토퍼 층(21)에서 장애부(25)의 폭만큼 결정된다. 도면의 평면을 횡단하는 방향의 폭은 마스크(26)에 의해 결정된다. 폴리 트랙(3f)의 영역에서 접촉 윈도우(31)의 폭은, 제7도의 단면에서, 윈도우(31) 좌측의 에칭 스토퍼 층(21)과 형성될 윈도우(31) 우측의 마스크(26)에지 사이의 간격에 의해 결정된다. 도면의 평면을 횡단하는 방향으로 윈도우(31)의 폭은 또한 마스크(26)에 의해 결정된다.
에칭 후, 마스크(26)는 제거되고, 전체 표면을 덮는 두꺼운 금속층(32)(제8도)이 제공된다. 본 실시예에서 층(32)용으로는 텅스텐이 채용된다. 다른 적합한 물질이 사용될 수 있음은 명백하다. 층(32)이 제공되기 전에 TiW(33)의 얇은 층을 예컨대 스퍼터링함으로써 제공할 수 있다. 층(33)은 금속 층(32)의 우수한 접착을 보증하고 또한 확산 작용에 대비하여 우수한 장벽을 형성한다.
금속 증착 후, 금속 층(32, 33)은 에칭 처리되어 두꺼운 산화물 층(15)의 상부 표면까지 에치백된다. 그렇게 하여 제3도의 형태가 얻어진다.
에칭 스토퍼 층(21)으로 제2다결정 실리콘 층을 이용하는 것은 접촉 윈도우(30, 31) 사이의 중간 영역 내에 있는 산화물 층(15)을 마스크하기 위한 가외의 마스크를 불필요하게 한다. 상기에 기술된 실시예에서는 단지 2개의 다결정 실리콘 층만이 사용되었다. 제9도는 3개의 다결정 층을 포함하는 실시예를 단면도로 도시하고 있다. 도면에는 단지 CCD 채널의 일부분만이 도시되어 있다. 전하 결합 소자는 2개의 폴리 층에 있는 클록 전극, 즉 폴리 1에 있는 클록 전극(35a, b, c)과 폴리 2에 있는 클록 전극(36a, b, c)을 포함한다. 2개의 폴리 층의 두께는 예를 들면 0.3-0.5㎛이다. 이 두께는 선행 실시예의 CCD 전극(3)의 두께보다도 훨씬 두꺼우므로, 저항은 훨씬 작게 된다. 그럼에도 불구하고, 상기 경우에 있어서, 예컨대 화상 센서의 크기가 매우 크게 될 때, 저저항 브리지 접속(4)으로 전극을 접속하는 것이 여전히 장점일 수 있다.
제9도에 도시된 장치의 제조에 있어서, 제1다결정 실리콘 층으로부터 그 사이에 개구부를 갖는 제1전극(35a, 35b, 35c)이 형성된다. 산화물 층으로 전극(35)을 코팅한 후, 전극(35) 사이의 개구부를 메우며, 클록 전극(36a, 36b, 36c)을 형성하게 되는 제2다결정 실리콘 층이 증착된다. 전극(36)은 제9도에 도시되어 있는 바와 같이, 전극(35)과 중첩될 수 있다. 다음 단계에서, 전극(35, 36)은 산화물층(15a)으로 덮이고, 제3다결정 실리콘 층이 증착된 후, 이것으로부터 에칭 스토퍼 층(21)이 형성된다. 제3다결정 실리콘 층은 어떤 경우에나 어떤 장소에서도, 특히 메모리 섹션 B 및 수평 독출 레지스터 C(제1도에 보임) 사이의 병렬-직렬 인터페이스(제9도에 도시되어 있지 않음)에 대해 필요하므로, 에칭 스토퍼 층(21)의 준비는 가외의 증착 단계 및 마스크를 필요로 하지 않는다. MOS 트랜지스터의 게이트 전극(19)(제9도에 도시되어 있지 않음)은 소스 및 드레인 영역의 도핑 단계가 수행되기 전에 폴리 2에서 형성될 수 있다. 에칭 스토퍼 층(21)이 형성되면, 소자의 제조는 선행 실시예에 대한 것과 유사한 방법으로 계속될 수 있다. 두꺼운 산화물 층(15)이 먼저 증착되며, 반전된 금속 마스크에 의해 형성될 배선이 패턴이 제공된다. 에칭은 이들 게이트의 폴리 물질에 이르기까지 게이트(35b 및 35d)의 영역에서 계속된다. 이들 게이트 사이에 놓여진 영역에서, 에칭 스토퍼 층(21)에 의해 에칭이 중지된다. 에칭 처리 후, 브리지 접속부(4)를 갖는 오목 들어간 금속 패턴이 증착 및 에칭백에 의해 상술한 방법으로 형성된다.
본 발명은 본 명세서에 주어진 실시예에 국한되지 않으며, 많은 변형이 본 발명의 범주 내에 기술적으로 숙련된 자에게 가능하다는 것이 분명할 것이다. 따라서, 본 발명은 다른 형의 전하 결합 소자 이외에 전하 결합 소자를 갖지 않는 집적 회로 내에도 적용될 수 있다. 또한, 게이트 전극 사이의 브리지 접속부, 반도체 본체의 표면 영역 사이 또는 전도체 트랙의 영역 및 게이트 사이의 접속부도 본 명세서에 기술된 방법으로 형성될 수 있다. 에칭 스토퍼 층(21)은 반드시 폴리 실리콘으로 구성할 필요가 없으며, 대안적으로 다른 물질, 예컨대 실리사이드로 구성할 수 있다. W 또는 TiW 대신에, 도핑된 반도체 물질과 같은 다른 금속 또는 전도성 물질이 접속부(4)용으로 사용될 수 있다.

Claims (2)

  1. 표면 중 하나(11)에 적어도 두개의 전도 영역(3b, 3f)과 MOS 트랜지스터(13)의 소스(18) 및 드레인(17) 영역을 갖고 있는 반도체 본체(10)를 포함하는 반도체 소자의 제조 방법에 있어서, 제1절연층(15a)을 형성하는 절연 물질로 상기 적어도 두 개의 전도 영역을 코팅하는 단계, 전체 소자 위에 제1전도성층(24)을 증착하는 단계로서, 상기 제1전도성 물질은 상기 절연 물질에 대해 선택적으로 에칭 가능한, 상기 증착 단계, 상기 제1전도성층으로부터 상기 MOS 트랜지스터의 게이트 전극(19)과 에칭 스토퍼 층(21)을 동시에 형성하는 단계로서, 상기 에칭 스토퍼 층은 상기 도전성 영역 사이의 영역에 형성되고, 한쪽 단부에서 상기 전도성 영역 중 하나(3f)를 덮고 있는 상기 제1절연층의 일부가 노출되고, 다른쪽 단부에서 상기 에칭 스토퍼는 다른 전도성 영역(3b)을 덮고 있는 상기 제1절연층의 일부를 노출시키는 장애부(25)를 갖고 있도록 패터닝되는, 상기 게이트 전극 및 에칭 스토퍼 층 형성 단계, 전체 소자를 제2절연층(15b)을 형성하는 상기 절연 물질로 덮는 단계, 마스크(26)를 이용하여 제2절연층에 접촉 개구를 형성하는 단계로서, 전도성 영역 중 하나(3f)와 접촉하기 위한 하나의 개구는 상기 마스크의 한쪽 가장자리와 상기 전도성 영역을 덮고 있는 제1절연층의 일부를 노출하고 있는 에칭 스토퍼의 단부에 의해 한정되며, 상기 마스크(26)를 통해 제2절연층을 에칭 스토퍼층, 게이트 전극 및 반도체 본체 표면까지 아래로 식각하고, 제1절연층이 노출된 위치에서 전도성 영역이 노출될 때까지 아래로 식각하여 접촉 윈도우(30, 31)를 얻는, 상기 개구 형성 단계, 전체소자에 제2전도성 층(32)을 증착하는 단계로서, 상기 제2전도성 층은 노출된 전도성 영역, 게이트 전극 및 소스/드레인 영역과 접촉하는, 상기 증착 단계, 오목 들어간 전도체 트랙을 형성하기 위하여 상기 제2전도성층을 에칭백하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 중간 영역 내와 접촉 윈도우 영역에서 절연층을 제거하는 에칭 처리는 비등방적으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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