JPS61280638A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61280638A JPS61280638A JP60123002A JP12300285A JPS61280638A JP S61280638 A JPS61280638 A JP S61280638A JP 60123002 A JP60123002 A JP 60123002A JP 12300285 A JP12300285 A JP 12300285A JP S61280638 A JPS61280638 A JP S61280638A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に多層配線技
術に使用されるものである。
術に使用されるものである。
一般に、為集積化や高速化のため、パターン寸法の微細
化が重要なポイントになっている。特に多層配線工程で
は配線幅、間隔の微細化が進み、これに伴いスルーホー
ル寸法も微細化されている。
化が重要なポイントになっている。特に多層配線工程で
は配線幅、間隔の微細化が進み、これに伴いスルーホー
ル寸法も微細化されている。
従って、現在では主としてスルーホールの形成はオーバ
ーエツチングをしてもサイドエツチング量が少なく、エ
ツチング制御性の高い反応性イオンエツチング（ＲＩＥ
）により行われている。
ーエツチングをしてもサイドエツチング量が少なく、エ
ツチング制御性の高い反応性イオンエツチング（ＲＩＥ
）により行われている。
従来、スルーホール形成技術を用いた半導体装置は例え
ば第３図（ａ）〜（ｄ）に示す如く製造されている。
ば第３図（ａ）〜（ｄ）に示す如く製造されている。
まず、表面に熱シリコン酸化膜を有する半導体基板１上
に厚さ１．０譚のＡＪ２−８ｉからなる第１層配線２を
形成する。つづいて、全面にプラズマ−８ｉＮ膜（以下
、ｐ−ｓ ＋ Ｎ膜と呼ぶ）３を形成する（第３図（ａ
）図示）。次いで、平坦化のためシリカフィルム溶液を
塗布し、熱処理を行ない、厚さ０．４ｇのシリカ絶縁Ｉ
Ｗ４を形成する（第３図（ｂ）図示）。更に、通常のフ
ォトリソグラフィ法によりフォトレジストにパターンを
形成し、レジストパターン５を形成する。しかる後、こ
のレジストパターン５をマスクとしてＲＩＥにより、前
記シリカ絶縁膜４、ｐ−ｓ ｉＮ膜３を選択的にエツチ
ングしてスルーホール６を形成する（第３図（Ｃ）図示
）。ひきつづき、ｏ２プラズマにより前記レジストパタ
ーン５を除去した後、通常のスパッタ法により例えばＡ
℃−３ｔを厚さ１．０譚蒸着し、バターニングして第２
層配線７を形成して２層配線構造の半導体装置を製造す
る（第３図（ｄ）図示）。
に厚さ１．０譚のＡＪ２−８ｉからなる第１層配線２を
形成する。つづいて、全面にプラズマ−８ｉＮ膜（以下
、ｐ−ｓ ＋ Ｎ膜と呼ぶ）３を形成する（第３図（ａ
）図示）。次いで、平坦化のためシリカフィルム溶液を
塗布し、熱処理を行ない、厚さ０．４ｇのシリカ絶縁Ｉ
Ｗ４を形成する（第３図（ｂ）図示）。更に、通常のフ
ォトリソグラフィ法によりフォトレジストにパターンを
形成し、レジストパターン５を形成する。しかる後、こ
のレジストパターン５をマスクとしてＲＩＥにより、前
記シリカ絶縁膜４、ｐ−ｓ ｉＮ膜３を選択的にエツチ
ングしてスルーホール６を形成する（第３図（Ｃ）図示
）。ひきつづき、ｏ２プラズマにより前記レジストパタ
ーン５を除去した後、通常のスパッタ法により例えばＡ
℃−３ｔを厚さ１．０譚蒸着し、バターニングして第２
層配線７を形成して２層配線構造の半導体装置を製造す
る（第３図（ｄ）図示）。
しかしながら、従来技術によれば以下に示す問題点を有
する。
する。
■、スルーホール６での第２配Ｉ７のカバーレージを良
好なものとし、段切れを防止するためには、スルーホー
ル６の内段差に４５〜５５度程度のテーパーを形成する
必要がある。しかし、実際は被エツチング材（ｐ−８＋
Ｎ）に対するレジストパターン５の選択比、エツチン
グ速度、エツチング状態の安定性等の問題から、テーパ
ー角は６５〜７５度程度となる。このため、スルーホー
ル６内段差部での第２層配線７の膜厚はフィールド部の
２０〜４０％程度しかなく（第４図のＡ）、また動作電
流の集中等によるマイグレーションなどにより断線が生
じる（同図のＢ）。
好なものとし、段切れを防止するためには、スルーホー
ル６の内段差に４５〜５５度程度のテーパーを形成する
必要がある。しかし、実際は被エツチング材（ｐ−８＋
Ｎ）に対するレジストパターン５の選択比、エツチン
グ速度、エツチング状態の安定性等の問題から、テーパ
ー角は６５〜７５度程度となる。このため、スルーホー
ル６内段差部での第２層配線７の膜厚はフィールド部の
２０〜４０％程度しかなく（第４図のＡ）、また動作電
流の集中等によるマイグレーションなどにより断線が生
じる（同図のＢ）。
■、スルホールの微細化のためＲＩＥを使用しているが
、テーパーを付ける必要から層間絶縁膜の厚さが１．Ｏ
Ａ！Ｉｔ以上ある場合ではレジストパターンの後退のた
めに生じるエツチング寸法バラツキが大きくく例えば１
．０譚の眉間絶縁膜で片側２σで約０．５ＪＲ）、実際
上微細化が困難である。
、テーパーを付ける必要から層間絶縁膜の厚さが１．Ｏ
Ａ！Ｉｔ以上ある場合ではレジストパターンの後退のた
めに生じるエツチング寸法バラツキが大きくく例えば１
．０譚の眉間絶縁膜で片側２σで約０．５ＪＲ）、実際
上微細化が困難である。
つまり、マスク上２ＩＩｔのスルーホールは、エツチン
グ後寸法が最大３．０譚までバラツクことになる（第５
図図示）。なお、同図において、Ｌｌのエツチング後の
シリカ絶縁！！４／Ｉ）−８ｉ Ｎ膜３のスルーホール
の開口径の大きさを、Ｌ２はＰＥＰ後のシリカ絶縁１！
１４／ｐ−８ｉ Ｎ１１３のスルーホールのレジストパ
ターンの間口径の大きさを夫々示す。
グ後寸法が最大３．０譚までバラツクことになる（第５
図図示）。なお、同図において、Ｌｌのエツチング後の
シリカ絶縁！！４／Ｉ）−８ｉ Ｎ膜３のスルーホール
の開口径の大きさを、Ｌ２はＰＥＰ後のシリカ絶縁１！
１４／ｐ−８ｉ Ｎ１１３のスルーホールのレジストパ
ターンの間口径の大きさを夫々示す。
本発明は上記事情に鑑みてなされたもので、配線の膜減
りや段切れを生じることなく、微細なスルーホールを形
成できる半導体装置の製造方法を提供することを目的と
する。
りや段切れを生じることなく、微細なスルーホールを形
成できる半導体装置の製造方法を提供することを目的と
する。
（発明の概要〕
本願用１の発明及び第２の発明は、夫々第１層配線と第
２層配線とが接触する部分にヒロックを形成することに
より、配線の膜減りや段切れを生じることなく、微細な
スルーホールを形成することを図ったものである。即ち
、第１の発明は、半導体基板上に第１の絶縁膜を介して
第１層配線を形成する工程と、前記第１層配線上に選択
的にヒロツックを形成する工程と、全面に第２の絶縁膜
を形成する工程と、前記ヒロツツク上の第２の絶縁膜を
自己整合的に除去する工程と、前記第１１１配線に接続
する第２層配線を形成する工程とを具備することを特徴
とする。一方、第２の発明は、半導体基板上に第１の絶
縁膜を介して第１層配線を形成する工程と、この第１層
配線上にヒロック抑止効果を有する第３の絶縁膜を形成
する工程と、この第３の絶縁膜に開口部を形成する工程
と、前記開口部の第１層配線上にヒロックを形成する工
程と、前記第１層配線に接続する第２層配線を形成する
工程とを具備することを特徴とする。
２層配線とが接触する部分にヒロックを形成することに
より、配線の膜減りや段切れを生じることなく、微細な
スルーホールを形成することを図ったものである。即ち
、第１の発明は、半導体基板上に第１の絶縁膜を介して
第１層配線を形成する工程と、前記第１層配線上に選択
的にヒロツックを形成する工程と、全面に第２の絶縁膜
を形成する工程と、前記ヒロツツク上の第２の絶縁膜を
自己整合的に除去する工程と、前記第１１１配線に接続
する第２層配線を形成する工程とを具備することを特徴
とする。一方、第２の発明は、半導体基板上に第１の絶
縁膜を介して第１層配線を形成する工程と、この第１層
配線上にヒロック抑止効果を有する第３の絶縁膜を形成
する工程と、この第３の絶縁膜に開口部を形成する工程
と、前記開口部の第１層配線上にヒロックを形成する工
程と、前記第１層配線に接続する第２層配線を形成する
工程とを具備することを特徴とする。
以下、本発明の一実施例を第１図 （ａ）〜（ｆ）、第
２図（ａ）〜（ｅ）を参照して説明する。
２図（ａ）〜（ｅ）を参照して説明する。
実施例１
（１）まず、表面に第１の絶縁膜としての熱シリコン酸
化ＩＩ（図示せず）を形成した半導体基板３１上にリフ
トオフ材として厚さ１．３ｕＲのポリイミド膜３２を塗
布及び所定の熱処理により形成した後、通常のフォトリ
ングラフィ法とＲＩＥにより前記ポリイミド１１３２に
第１層配線に必要なパターンの溝を形成した。つづいて
、レジストパターン（図示せず）を除去した後、通常の
スパッタリング法で厚さ１．０譚のＡｎ−８ｉ膜３３、
厚さ０．１−のＴｉ ３ ｔ ２膜３４を連続して堆積
したく第１図（ａ）図示）。次いで、ｏ２アッシング法
で前記ポリイミド膜３２をリフトオフし、ポリイミド１
１３２上のＡｌ２−８ｉ膜３３、ＴｉＳｉ２膜３４を除
去した。更に、通常のフォトリソグラフィ法とＲＩＥ法
により、スルーホールを必要とする位置のＴｆ３ｉ２膜
３４を選択的に除去した（第１図（ｂ）図示）。なお、
第１図（ｂ）において、３５はＡｆｆｉ−８ｔからなる
第１層配線３５である。しかる後、レジストパターン（
図示せず）を除去した後、５００℃、１５分の熱工程に
より第１層配線３５をシンターすると同時に、Ｔｉ５ｉ
ｌｌ＃３５を除去した位置に高さ１．０譚程度のヒロッ
ク３６を形成した（第１図（Ｃ）図示）。
化ＩＩ（図示せず）を形成した半導体基板３１上にリフ
トオフ材として厚さ１．３ｕＲのポリイミド膜３２を塗
布及び所定の熱処理により形成した後、通常のフォトリ
ングラフィ法とＲＩＥにより前記ポリイミド１１３２に
第１層配線に必要なパターンの溝を形成した。つづいて
、レジストパターン（図示せず）を除去した後、通常の
スパッタリング法で厚さ１．０譚のＡｎ−８ｉ膜３３、
厚さ０．１−のＴｉ ３ ｔ ２膜３４を連続して堆積
したく第１図（ａ）図示）。次いで、ｏ２アッシング法
で前記ポリイミド膜３２をリフトオフし、ポリイミド１
１３２上のＡｌ２−８ｉ膜３３、ＴｉＳｉ２膜３４を除
去した。更に、通常のフォトリソグラフィ法とＲＩＥ法
により、スルーホールを必要とする位置のＴｆ３ｉ２膜
３４を選択的に除去した（第１図（ｂ）図示）。なお、
第１図（ｂ）において、３５はＡｆｆｉ−８ｔからなる
第１層配線３５である。しかる後、レジストパターン（
図示せず）を除去した後、５００℃、１５分の熱工程に
より第１層配線３５をシンターすると同時に、Ｔｉ５ｉ
ｌｌ＃３５を除去した位置に高さ１．０譚程度のヒロッ
ク３６を形成した（第１図（Ｃ）図示）。
（２）９次に、プラズマＣＶＤ法により全面に厚さ１゜
０譚のｐ−ｓ ＋ Ｎ膜３７を堆積し、ひきつづきシリ
カフィル溶液を塗布し、熱処理により厚さ０．４ｇのシ
リカ絶縁膜３８を形成した後、厚さ２．５／ｉＩｔのポ
ジレジスト膜３９を塗布した（第１図（ｄ）図示）。な
お、前記ｐ−８ｉ ＮＷＩ３７及びシリカ絶縁膜が第２
の絶縁膜に対応する。
０譚のｐ−ｓ ＋ Ｎ膜３７を堆積し、ひきつづきシリ
カフィル溶液を塗布し、熱処理により厚さ０．４ｇのシ
リカ絶縁膜３８を形成した後、厚さ２．５／ｉＩｔのポ
ジレジスト膜３９を塗布した（第１図（ｄ）図示）。な
お、前記ｐ−８ｉ ＮＷＩ３７及びシリカ絶縁膜が第２
の絶縁膜に対応する。
つづいて、前記ポジレジスト１１１３９を０２ＲＩＥ法
（ガス１０２６０ｓｃｃｍ、圧力３Ｐａ、出力５５０Ｗ
）によりエツチングを行ないくエッチバック）、ヒロッ
ク３６上のシリカ絶縁１３８、ｐ−８ｉ Ｎ膜３７を露
出させた。次いで、前記ポジレジスト膜３９をマスクと
して露出するシリカ絶縁膜３８、ｐ−８ｉ Ｎ膜３７を
順次ＲＩＥ法によりエツチングしてヒロック３６に対し
て自己整合的にスルーホール４０を形成したく第１図（
ｅ）図示）。なお、上記エツチングの条件は、シリカ絶
縁膜３８の場合はガス流量ＣＦ４ ／Ｈ２＝３０／１０
ｓ１０５ｃ圧力２Ｐａ、出力４００Ｗｒ行ない、ｐ−８
ｉ Ｎ膜３７ （７）Ｉｉ 合ハｎ スＲＩ Ｓ Ｆ
ｓ−５−１Ｏ０ｓｅ、圧力１０Ｐａ、出力５００Ｗで行
なった。更に、前記ポジレジスト膜３つを除去した後、
通常のスパッタリング法により厚さ１．０−の八β−８
ｉを堆積した後、通常のフォトリソグラフィ法とウェッ
トエツチング法により所定のパターンを形成し、八ρ−
＄１からなる第２層配線４１を形成して半導体装置を製
造したく第１図（ｅ）図示）。
（ガス１０２６０ｓｃｃｍ、圧力３Ｐａ、出力５５０Ｗ
）によりエツチングを行ないくエッチバック）、ヒロッ
ク３６上のシリカ絶縁１３８、ｐ−８ｉ Ｎ膜３７を露
出させた。次いで、前記ポジレジスト膜３９をマスクと
して露出するシリカ絶縁膜３８、ｐ−８ｉ Ｎ膜３７を
順次ＲＩＥ法によりエツチングしてヒロック３６に対し
て自己整合的にスルーホール４０を形成したく第１図（
ｅ）図示）。なお、上記エツチングの条件は、シリカ絶
縁膜３８の場合はガス流量ＣＦ４ ／Ｈ２＝３０／１０
ｓ１０５ｃ圧力２Ｐａ、出力４００Ｗｒ行ない、ｐ−８
ｉ Ｎ膜３７ （７）Ｉｉ 合ハｎ スＲＩ Ｓ Ｆ
ｓ−５−１Ｏ０ｓｅ、圧力１０Ｐａ、出力５００Ｗで行
なった。更に、前記ポジレジスト膜３つを除去した後、
通常のスパッタリング法により厚さ１．０−の八β−８
ｉを堆積した後、通常のフォトリソグラフィ法とウェッ
トエツチング法により所定のパターンを形成し、八ρ−
＄１からなる第２層配線４１を形成して半導体装置を製
造したく第１図（ｅ）図示）。
しかして、本発明によれば、スルーホール３６を必要と
する位置にヒロック抑止効果を有する膜等により選択的
にヒロック３６を形成した後、ｐ−ｓ ＋ Ｎ膜３７、
シリカ絶縁１１１３８よりなる居間絶縁膜を堆積し、該
ヒロック３６上の層間絶縁膜を自己整合的に除去するた
め、第２層配線４１とのカバレージが良好なスルホール
４０を形成できる。即ち、 ■、スルーホール４０内にはヒロック３６が存在するた
め、前記スルホール４０の内段差が従来と比べて減少し
、第２１１配線４１のカバレージが大幅に改善される。
する位置にヒロック抑止効果を有する膜等により選択的
にヒロック３６を形成した後、ｐ−ｓ ＋ Ｎ膜３７、
シリカ絶縁１１１３８よりなる居間絶縁膜を堆積し、該
ヒロック３６上の層間絶縁膜を自己整合的に除去するた
め、第２層配線４１とのカバレージが良好なスルホール
４０を形成できる。即ち、 ■、スルーホール４０内にはヒロック３６が存在するた
め、前記スルホール４０の内段差が従来と比べて減少し
、第２１１配線４１のカバレージが大幅に改善される。
従って、スルホール４０内での第１層配線３５と第２層
配線４１が接触する部分の断面積は同一スルーホール面
積の場合では、従来の１゜５〜４＠程度になり、動作電
流の集中等によるエレクトロマイグレーションに対する
耐性が高く、断線の発生は著しく減少する。
配線４１が接触する部分の断面積は同一スルーホール面
積の場合では、従来の１゜５〜４＠程度になり、動作電
流の集中等によるエレクトロマイグレーションに対する
耐性が高く、断線の発生は著しく減少する。
■、スルーホール３６の加工に際し眉間絶縁膜にテーパ
ー角を付ける必要がなく、またスルーホール位置や寸法
を決定するヒロック抑止膜（ＴｔＳｉ２躾等）のエツチ
ングは０．１４程度の膜厚であるため、エツチング寸法
変換差が０．０５ｇ程度（片側）と小さく、スルーホー
ルの微細化が容易となる。
ー角を付ける必要がなく、またスルーホール位置や寸法
を決定するヒロック抑止膜（ＴｔＳｉ２躾等）のエツチ
ングは０．１４程度の膜厚であるため、エツチング寸法
変換差が０．０５ｇ程度（片側）と小さく、スルーホー
ルの微細化が容易となる。
■、従来のようにスルホール部に層間絶縁膜の膜厚に相
当な段差がないため、２層配線以上の場合、２つ以上の
スルーホールが重なっても段差が少ないため上層の断線
はないく第７図参照）。これに対し、従来法（３層配線
の場合）によれば、第６図に示す如りｒＩｆｔｓＩが生
じる。なお、図において、６１はＴｉＳｉ２１＃を、６
２はｏ−８ｉ Ｎ１１ｌを、６３はシリカ絶縁膜を、６
４は第３層配線である。
当な段差がないため、２層配線以上の場合、２つ以上の
スルーホールが重なっても段差が少ないため上層の断線
はないく第７図参照）。これに対し、従来法（３層配線
の場合）によれば、第６図に示す如りｒＩｆｔｓＩが生
じる。なお、図において、６１はＴｉＳｉ２１＃を、６
２はｏ−８ｉ Ｎ１１ｌを、６３はシリカ絶縁膜を、６
４は第３層配線である。
■、スルホール以外ではヒロックが発生、成長しないた
め、ヒロックによる配線層間のショートなどの不良をお
こりえない。
め、ヒロックによる配線層間のショートなどの不良をお
こりえない。
なお、実施例１では、ヒロック抑制効果を有する膜とし
て７ｉ３ｉ躾を用いたが、これに限らず、金属膜や金属
化合物等でもよい。
て７ｉ３ｉ躾を用いたが、これに限らず、金属膜や金属
化合物等でもよい。
また、上記実施例１では、大型ヒロックを発生する方法
としてシンタ一工程を用いたが、これに限らず、必要な
大きさのヒロックが得られれば他の熱工程でもよい。
としてシンタ一工程を用いたが、これに限らず、必要な
大きさのヒロックが得られれば他の熱工程でもよい。
実施例２
（１）まず、表面に熱シリコン酸化膜（図示せず）を形
成した半導体基板３１上に通常のスパッタ法で厚さ１．
０ｍのＡＸ−Ｓ＋膜を堆積した後、通常のりソグラフィ
法とＲＩＥ法により所定のパターンを有するＡ℃−８ｉ
からなる第１層配線５１を形成したく第２図（ａ）図示
）。なお、図中の５２はレジストパターンである。つづ
いて、前記レジストパターン５２を除去した後、第１層
配線５１にヒロックの発生しない濃度（３００ＩＩＸ下
）でヒロック抑止効果を有する第３の絶縁膜としての厚
さ０．１ｓのｐ−８ｉ Ｎ膜５３をプラズマＣＶＤ法に
より堆積した。次いで、層間絶縁耐圧の確保と第１層配
線５１上のｐ−８ｉ Ｎ膜の堆積形状を良好（オーバー
ハングしない）なものとするため、３８０℃で厚さ０．
９譚のｏ−８ｉＮ１！１１５４を堆積した。更に、第１
Ｆｍ配線５１の段差を平坦化するためシリカ溶液を塗布
し、熱処理により厚さ０．４譚のシリカ絶縁膜５５を形
成したく第２図（ｂ）図示）。
成した半導体基板３１上に通常のスパッタ法で厚さ１．
０ｍのＡＸ−Ｓ＋膜を堆積した後、通常のりソグラフィ
法とＲＩＥ法により所定のパターンを有するＡ℃−８ｉ
からなる第１層配線５１を形成したく第２図（ａ）図示
）。なお、図中の５２はレジストパターンである。つづ
いて、前記レジストパターン５２を除去した後、第１層
配線５１にヒロックの発生しない濃度（３００ＩＩＸ下
）でヒロック抑止効果を有する第３の絶縁膜としての厚
さ０．１ｓのｐ−８ｉ Ｎ膜５３をプラズマＣＶＤ法に
より堆積した。次いで、層間絶縁耐圧の確保と第１層配
線５１上のｐ−８ｉ Ｎ膜の堆積形状を良好（オーバー
ハングしない）なものとするため、３８０℃で厚さ０．
９譚のｏ−８ｉＮ１！１１５４を堆積した。更に、第１
Ｆｍ配線５１の段差を平坦化するためシリカ溶液を塗布
し、熱処理により厚さ０．４譚のシリカ絶縁膜５５を形
成したく第２図（ｂ）図示）。
（２）次に、通常のフォトリソグラフィ法により、前記
シリカ絶縁膜５５上にレジストパターン５６を形成した
。つづいて、このレジストパターン５６をマスクとして
ＲＩＥ法により実施例１と同じ条件で前記シリカ絶縁膜
５５、ｏ−８ｔ Ｎ膜５４．５３を順次エツチングして
第１層配線５１上の所定の位置にスルーホール５７を形
成した（第２図（Ｃ）図示）。次いで、前記レジストパ
ターン５６を０２アツシングした後、５００℃、１５分
の熱工程によりスルホール５７内の第１層配線５１に高
さ１．０譚程度のヒロック５８を形成したく第２図（ｄ
）図示）。更に、実施例１と同様所定のバタ〜ンを有す
るＡｌ２−５ ｔからなる第２層配線５９を形成して半
導体装置を製造したく第２図（ｅ）図示）。
シリカ絶縁膜５５上にレジストパターン５６を形成した
。つづいて、このレジストパターン５６をマスクとして
ＲＩＥ法により実施例１と同じ条件で前記シリカ絶縁膜
５５、ｏ−８ｔ Ｎ膜５４．５３を順次エツチングして
第１層配線５１上の所定の位置にスルーホール５７を形
成した（第２図（Ｃ）図示）。次いで、前記レジストパ
ターン５６を０２アツシングした後、５００℃、１５分
の熱工程によりスルホール５７内の第１層配線５１に高
さ１．０譚程度のヒロック５８を形成したく第２図（ｄ
）図示）。更に、実施例１と同様所定のバタ〜ンを有す
るＡｌ２−５ ｔからなる第２層配線５９を形成して半
導体装置を製造したく第２図（ｅ）図示）。
しかして、上記実施例２によれば、実施例１と同様な効
果を有する。
果を有する。
なお、上記実施例２では、ｐ−８ｉＮ膜５３を３００℃
でその厚さを０．１−としたが、これに限らず、膜厚は
０．０５ｍ以上あればヒロック抑止効果を有する。
でその厚さを０．１−としたが、これに限らず、膜厚は
０．０５ｍ以上あればヒロック抑止効果を有する。
また、上記実施例２では、スルーホール内にヒロックを
形成する熱処理を５００℃、１５分で行なったが、これ
に限らず、ヒロックが発生、成長する条件であればよく
、熱処理もくりかえし行なってもよいことは勿論のこと
である。
形成する熱処理を５００℃、１５分で行なったが、これ
に限らず、ヒロックが発生、成長する条件であればよく
、熱処理もくりかえし行なってもよいことは勿論のこと
である。
上記実施例１及び２では、第１層配線、第２層配線がＡ
ｐ−ｓ ＋からなる場合について述べたが、これに限ら
ず、例えば八２又はＡｌ合金等でもよい。
ｐ−ｓ ＋からなる場合について述べたが、これに限ら
ず、例えば八２又はＡｌ合金等でもよい。
上記実施例１及び２では、第１層配線と第２層配線の接
続の場合について述べたが、これに限らず、３層以上の
配線の接続の場合についても同様に適用できる（第７図
参照）。
続の場合について述べたが、これに限らず、３層以上の
配線の接続の場合についても同様に適用できる（第７図
参照）。
以上詳述した如く本発明によれば、配線の膜減りや段切
れを生じることなく、微細なスルーホールを形成できる
高信頼性の半導体装置の製造方法を提供できる。
れを生じることなく、微細なスルーホールを形成できる
高信頼性の半導体装置の製造方法を提供できる。
第１図（ａ）〜（ｆ）は本発明の実施例１に係る半導体
装置の製造方法を工程順に示す断面図、第２図（ａ）〜
（ｅ）は本発明の実施例２に係る半導体装置の製造方法
を工程順に示す断面図、第３図（ａ）〜（ｄ）は従来の
半導体装置の製造方法を工程順に示す断面図、第４図及
び第５図は夫々従来の２層配線構造の半導体装置の欠点
を説明するための断面図、第６図は従来の３！ＦＪ配線
構造の半導体装置の欠点を説明するための断面図、第７
図は本発明による３層配線構造の半導体装置の効果を説
明するための断面図である。 ３１・・・半導体基板、３２・・・ポリイミド膜、３４
・・・Ｔｉ５ｔ２膜、３５．５１・・・Ａｇ−８ｔから
なる第１層配線、３６．５８・・・ヒロック、３７．５
３．５４・・・ｐ−８ｉ Ｎ躾、３８．５５・・・シリ
カ絶縁膜、４０．５７・・・スルーホール、４１．５９
・・・Ａｇ−３ｉからなる第２層配線。
装置の製造方法を工程順に示す断面図、第２図（ａ）〜
（ｅ）は本発明の実施例２に係る半導体装置の製造方法
を工程順に示す断面図、第３図（ａ）〜（ｄ）は従来の
半導体装置の製造方法を工程順に示す断面図、第４図及
び第５図は夫々従来の２層配線構造の半導体装置の欠点
を説明するための断面図、第６図は従来の３！ＦＪ配線
構造の半導体装置の欠点を説明するための断面図、第７
図は本発明による３層配線構造の半導体装置の効果を説
明するための断面図である。 ３１・・・半導体基板、３２・・・ポリイミド膜、３４
・・・Ｔｉ５ｔ２膜、３５．５１・・・Ａｇ−８ｔから
なる第１層配線、３６．５８・・・ヒロック、３７．５
３．５４・・・ｐ−８ｉ Ｎ躾、３８．５５・・・シリ
カ絶縁膜、４０．５７・・・スルーホール、４１．５９
・・・Ａｇ−３ｉからなる第２層配線。
Claims (8)
- （１）半導体基板上に第１の絶縁膜を介して第１層配線
を形成する工程と、前記第１層配線上に選択的にヒロッ
クを形成する工程と、全面に第２の絶縁膜を形成する工
程と、前記ヒロック上の第２の絶縁膜を自己整合的に除
去する工程と、前記第１層配線に接続する第２層配線を
形成する工程とを具備することを特徴とする半導体装置
の製造方法。 - （２）第１層配線が、ＡｌあるいはＡｌ合金からなるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - （３）第１層配線上に選択的にヒロックを形成する工程
として、第１層配線上にヒロック抑止効果を有する薄膜
を形成した後、この薄膜に所望の開口部を設け、熱処理
を行なうことを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 - （４）ヒロック抑止効果を有する薄膜が、金属、金属化
合物、あるいはＳｉ化合物からなることを特徴とする特
許請求の範囲第３項記載の半導体装置の製造方法。 - （５）半導体基板上に第１の絶縁膜を介して第１層配線
を形成する工程と、この第１層配線上にヒロック抑止効
果を有する第３の絶縁膜を形成する工程と、この第３の
絶縁膜に開口部を形成する工程と、前記開口部の第１配
線上にヒロックを形成する工程と、前記第１層配線に接
続する第２層配線を形成する工程とを具備することを特
徴とする半導体装置の製造方法。 - （６）第１層配線が、ＡｌもしくはＡｌ合金からなるこ
とを特徴とする特許請求の範囲第５項記載の半導体装置
の製造方法。 - （７）ヒロック抑止効果を有する第３の絶縁膜を３００
℃以下の低温で形成することを特徴とする特許請求の範
囲第５項記載の半導体装置の製造方法。 - （８）ヒロック抑止効果を有する第３の絶縁膜が、膜厚
０．０５μｍ以上のＳｉ酸化物、Ｓｉ窒化物あるいは金
属酸化物からなることを特徴とする特許請求の範囲第５
項記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123002A JPS61280638A (ja) | 1985-06-06 | 1985-06-06 | 半導体装置の製造方法 |
| US06/870,117 US4728627A (en) | 1985-06-06 | 1986-06-03 | Method of making multilayered interconnects using hillock studs formed by sintering |
| KR1019860004508A KR900001834B1 (ko) | 1985-06-06 | 1986-06-05 | 반도체장치의 제조방법 |
| DE8686107736T DE3684844D1 (de) | 1985-06-06 | 1986-06-06 | Verfahren zur herstellung einer halbleiteranordnung mittels der herstellung einer vielschichtigen verbindungsstruktur. |
| EP86107736A EP0216017B1 (en) | 1985-06-06 | 1986-06-06 | Method of manufacturing a semiconductor device including forming a multi-level interconnection layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123002A JPS61280638A (ja) | 1985-06-06 | 1985-06-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61280638A true JPS61280638A (ja) | 1986-12-11 |
| JPH0418701B2 JPH0418701B2 (ja) | 1992-03-27 |
Family
ID=14849830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60123002A Granted JPS61280638A (ja) | 1985-06-06 | 1985-06-06 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4728627A (ja) |
| EP (1) | EP0216017B1 (ja) |
| JP (1) | JPS61280638A (ja) |
| KR (1) | KR900001834B1 (ja) |
| DE (1) | DE3684844D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4884120A (en) * | 1986-02-20 | 1989-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for making the same |
| JPH0555223A (ja) * | 1991-08-27 | 1993-03-05 | Nippon Precision Circuits Kk | 集積回路装置の製造方法 |
| KR100252309B1 (ko) * | 1997-03-03 | 2000-04-15 | 구본준, 론 위라하디락사 | 박막 트랜지스터 어레이의 금속 배선 연결 방법및 그 구조 |
| JP2015153879A (ja) * | 2014-02-13 | 2015-08-24 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
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| TW214599B (ja) * | 1990-10-15 | 1993-10-11 | Seiko Epson Corp | |
| NL9100094A (nl) * | 1991-01-21 | 1992-08-17 | Koninkl Philips Electronics Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting. |
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| KR0140646B1 (ko) * | 1994-01-12 | 1998-07-15 | 문정환 | 반도체장치의 제조방법 |
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| US5726498A (en) * | 1995-05-26 | 1998-03-10 | International Business Machines Corporation | Wire shape conferring reduced crosstalk and formation methods |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3132809A1 (de) * | 1981-08-19 | 1983-03-10 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von integrierten mos-feldeffekttransistoren, insbesondere von komplementaeren mos-feldeffekttransistorenschaltungen mit einer aus metallsiliziden bestehenden zusaetzlichen leiterbahnebene |
-
1985
- 1985-06-06 JP JP60123002A patent/JPS61280638A/ja active Granted
-
1986
- 1986-06-03 US US06/870,117 patent/US4728627A/en not_active Expired - Lifetime
- 1986-06-05 KR KR1019860004508A patent/KR900001834B1/ko not_active IP Right Cessation
- 1986-06-06 EP EP86107736A patent/EP0216017B1/en not_active Expired - Lifetime
- 1986-06-06 DE DE8686107736T patent/DE3684844D1/de not_active Expired - Lifetime
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| US6420785B2 (en) | 1997-03-03 | 2002-07-16 | Lg Electronics Inc. | Bus line wiring structure in a semiconductor device and method of manufacturing the same |
| JP2015153879A (ja) * | 2014-02-13 | 2015-08-24 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| EP0216017A3 (en) | 1988-09-21 |
| EP0216017A2 (en) | 1987-04-01 |
| US4728627A (en) | 1988-03-01 |
| EP0216017B1 (en) | 1992-04-15 |
| KR900001834B1 (ko) | 1990-03-24 |
| JPH0418701B2 (ja) | 1992-03-27 |
| DE3684844D1 (de) | 1992-05-21 |
| KR870000758A (ko) | 1987-02-20 |
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