JPS62171141A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62171141A JPS62171141A JP1199886A JP1199886A JPS62171141A JP S62171141 A JPS62171141 A JP S62171141A JP 1199886 A JP1199886 A JP 1199886A JP 1199886 A JP1199886 A JP 1199886A JP S62171141 A JPS62171141 A JP S62171141A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＭＯＳ Ｃ３Ｉの２層ポリシリコンプロセスにおいて、
ソース／ドレイン領域第１層ポリシリコン配線、第２層
ポリシリコン配線の間のコンタクトをとつた半導体装置
に関する。
ソース／ドレイン領域第１層ポリシリコン配線、第２層
ポリシリコン配線の間のコンタクトをとつた半導体装置
に関する。
本発明は半導体装置に関するもので、さらに詳しく言え
ば、電極窓を小さく形成したスタティックＲＡＭセルな
どの如（、半導体基板のソース／ドレイン領域と配線と
をアルミニウム（八２）を用いることなく接続した装置
に関する。
ば、電極窓を小さく形成したスタティックＲＡＭセルな
どの如（、半導体基板のソース／ドレイン領域と配線と
をアルミニウム（八２）を用いることなく接続した装置
に関する。
半導体装置のｉ配線が他の目的で使用されていてソース
／ドレイン領域とのコンタクトをとるのにｉ配線を用い
えない場合に、多結晶シリコン（ポリシリコン）の配線
を用いる技術が開発された。それを第４図（ａ）の断面
図を参照して説明すると、例えばＰ型半導体基板のフィ
ールド酸化膜１２によって分離された領域内にＮ＋型の
ソース／ドレイン領域１３が形成され、ソース／ドレイ
ン領域１３とのコンタクトをとるために第２層ポリシリ
コン配線（以下第２層配線という）１５と第１層ボリシ
リコン配線（以下第１層配線という）１４が設けられ、
コンタクトは、ソース／ドレイン領域−第２層配線−第
１層配線の順にとられる。なお同図において、１６ａ、
１６ｂ、 １６ｃは酸化膜（５ｉ０２膜）である。
／ドレイン領域とのコンタクトをとるのにｉ配線を用い
えない場合に、多結晶シリコン（ポリシリコン）の配線
を用いる技術が開発された。それを第４図（ａ）の断面
図を参照して説明すると、例えばＰ型半導体基板のフィ
ールド酸化膜１２によって分離された領域内にＮ＋型の
ソース／ドレイン領域１３が形成され、ソース／ドレイ
ン領域１３とのコンタクトをとるために第２層ポリシリ
コン配線（以下第２層配線という）１５と第１層ボリシ
リコン配線（以下第１層配線という）１４が設けられ、
コンタクトは、ソース／ドレイン領域−第２層配線−第
１層配線の順にとられる。なお同図において、１６ａ、
１６ｂ、 １６ｃは酸化膜（５ｉ０２膜）である。
第４図（ｂｌは同図（ａｌのデバイスの平面図で、第４
図のデバイスを作る工程は第５図に示される。
図のデバイスを作る工程は第５図に示される。
第５図（ａ）に示される如く、フィールド酸化膜１２．
５ｉ０２膜１６ａが形成された半導体基板１１上にフィ
ールド酸化膜で囲まれる活性領域のほぼ半分程度に延在
する第１層配線１４を形成し、その表面を酸化して５ｔ
Ｏ２膜１６ｂを作る。
５ｉ０２膜１６ａが形成された半導体基板１１上にフィ
ールド酸化膜で囲まれる活性領域のほぼ半分程度に延在
する第１層配線１４を形成し、その表面を酸化して５ｔ
Ｏ２膜１６ｂを作る。
次に同図（ｂ）に示される如く電極窓１７を窓開けし、
そのとき５ｉ０２膜１６ａの一部分を基板が露出するま
でエツチングする。次いでソース／ドレイン領域形成の
ためにＮ型不純物をイオン注入法で打ち込む。打ち込ま
れたイオンは符号１９を付した点線で模式的に示す。
そのとき５ｉ０２膜１６ａの一部分を基板が露出するま
でエツチングする。次いでソース／ドレイン領域形成の
ためにＮ型不純物をイオン注入法で打ち込む。打ち込ま
れたイオンは符号１９を付した点線で模式的に示す。
次に、同図（Ｃ１に示される如く、全面にポリシリコン
１５ａを成長する。次にポリシリコン１５ａをパターニ
ングして第４図（ａｌに示される第２層配線１５を作り
、その表面を酸化して５ｉ０２膜１６ｃを形成する。
１５ａを成長する。次にポリシリコン１５ａをパターニ
ングして第４図（ａｌに示される第２層配線１５を作り
、その表面を酸化して５ｉ０２膜１６ｃを形成する。
次いでアニールによって基板に打ち込んだイオンをドラ
イブインしてソース／ドレイン領域１３を形成すると、
ソース／ドレイン領域１３は、第２層配線１５を介して
第１層配線１４に接続される。前記したアニールにおい
て、第１層配線はりん（Ｐ＋）がドープされている例が
多く、このりんが第２Ｎ配線中に拡散して前記したコン
タクトをとるときの低抵抗化が実現される。
イブインしてソース／ドレイン領域１３を形成すると、
ソース／ドレイン領域１３は、第２層配線１５を介して
第１層配線１４に接続される。前記したアニールにおい
て、第１層配線はりん（Ｐ＋）がドープされている例が
多く、このりんが第２Ｎ配線中に拡散して前記したコン
タクトをとるときの低抵抗化が実現される。
最近、第１層配線１４の表面にポリサイドを作る目的で
モリブデン（Ｍｏ） 、タングステン（Ｗ）などの高融
点金属膜を被着することが行われる。そうなると、従来
の装置においてコンタクトをとるとき、ソース／ドレイ
ン領域−第２層配線−Ｍｏ膜−第１層配線の経路が作ら
れ第２層配線と第１層配線との間にＭｏ膜が介在し、前
記したコンタクトの経路がオーブン（ｏｐｅｎ）になる
問題がある。
モリブデン（Ｍｏ） 、タングステン（Ｗ）などの高融
点金属膜を被着することが行われる。そうなると、従来
の装置においてコンタクトをとるとき、ソース／ドレイ
ン領域−第２層配線−Ｍｏ膜−第１層配線の経路が作ら
れ第２層配線と第１層配線との間にＭｏ膜が介在し、前
記したコンタクトの経路がオーブン（ｏｐｅｎ）になる
問題がある。
本発明はこのような点に鑑みて創作されたもので、第１
層配線の表面にＭｏ、 Ｗなどの膜が形成されている場
合に、ソース／ドレイン領域→第２層配線−第１層配線
のコンタクトがとりうる構造の半導体装置を提供するこ
とを目的とする。
層配線の表面にＭｏ、 Ｗなどの膜が形成されている場
合に、ソース／ドレイン領域→第２層配線−第１層配線
のコンタクトがとりうる構造の半導体装置を提供するこ
とを目的とする。
第１図（ａｌと（ｂｌは本発明実施例の断面図と平面図
で、１８は第１層配線１４の表面に被着されたＭｏ膜で
ある。
で、１８は第１層配線１４の表面に被着されたＭｏ膜で
ある。
本発明においては、Ｍｏ膜が形成された第１層配線１４
をソース／ドレイン領域１３を横切り、かつ、ソース／
ドレイン領域１３を超えて延在せしめ、この第１層配線
１４中に基板１１の表面を露出する電極窓１７が形成さ
れ、この電極窓１４をおおう如くに第２層配線１５がパ
ターニングされてなるものである。
をソース／ドレイン領域１３を横切り、かつ、ソース／
ドレイン領域１３を超えて延在せしめ、この第１層配線
１４中に基板１１の表面を露出する電極窓１７が形成さ
れ、この電極窓１４をおおう如くに第２層配線１５がパ
ターニングされてなるものである。
上記の装置においては、電極窓１７は基板表面を露出す
るだけでなく第１層配線１４中に形成されるので、第１
層配線の側部をも露出し、この電極窓内に第１層配線が
形成されているので、ソース／ドレイン領域−第２層配
線−第１層配線側部のコンタクトがとられ、Ｍｏ膜が被
着されていてもそれは前記したコンタクトになんら影響
を与えることがない。
るだけでなく第１層配線１４中に形成されるので、第１
層配線の側部をも露出し、この電極窓内に第１層配線が
形成されているので、ソース／ドレイン領域−第２層配
線−第１層配線側部のコンタクトがとられ、Ｍｏ膜が被
着されていてもそれは前記したコンタクトになんら影響
を与えることがない。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
再び第１図を参照すると、本発明において、第１層配線
１４は、ソース／ドレイン領域１３を横切って延在し、
電極窓１７は、第１層配線１４の拡がりの内部に形成さ
れている点において、ソース／ドレイン領域１３の一部
分まで延在し、電極窓１７は第１層配線１４の端部のみ
を露出せしめる従来例とは異なる。電極窓１７が第１層
配線の拡がりの内に形成されることによって、電極窓の
側壁において、表面がＭｏ膜１８でおおわれた第１層配
線１４のポリシリコンが露出する。従って、電極窓１７
を埋める第２層配線のポリシリコンは、露出した第１層
配線のポリシリコンと接触し、それによって第２層配線
と第１層配線との間のコンタクトがとられる。かくして
、ソース／ドレイン領域１３−第２層配線１５−第１層
配線１４のコンタクトは、第１図（ａ）に矢印■で示す
如く、ＭＯ膜１８を介在させることなくとられうる。ま
た、ソース／ドレイン領域１３と第２層配線１５とは、
第２層配線形成後アニールを行うので、その間には良好
なコンタクトがとられる。
１４は、ソース／ドレイン領域１３を横切って延在し、
電極窓１７は、第１層配線１４の拡がりの内部に形成さ
れている点において、ソース／ドレイン領域１３の一部
分まで延在し、電極窓１７は第１層配線１４の端部のみ
を露出せしめる従来例とは異なる。電極窓１７が第１層
配線の拡がりの内に形成されることによって、電極窓の
側壁において、表面がＭｏ膜１８でおおわれた第１層配
線１４のポリシリコンが露出する。従って、電極窓１７
を埋める第２層配線のポリシリコンは、露出した第１層
配線のポリシリコンと接触し、それによって第２層配線
と第１層配線との間のコンタクトがとられる。かくして
、ソース／ドレイン領域１３−第２層配線１５−第１層
配線１４のコンタクトは、第１図（ａ）に矢印■で示す
如く、ＭＯ膜１８を介在させることなくとられうる。ま
た、ソース／ドレイン領域１３と第２層配線１５とは、
第２層配線形成後アニールを行うので、その間には良好
なコンタクトがとられる。
次に第１図の装置を作る工程を第２図と第４図を参照し
て説明する。
て説明する。
第２図（ａ）に示される如く、従来例の場合と同様に例
えばＰ型の半導体基板１１にフィールド酸化膜１２、酸
化膜１６ａを形成した後に、活性領域の大部分に延在す
る第１層配線１４を形成し、その表面を酸化し酸化膜１
６ｃを形成する。
えばＰ型の半導体基板１１にフィールド酸化膜１２、酸
化膜１６ａを形成した後に、活性領域の大部分に延在す
る第１層配線１４を形成し、その表面を酸化し酸化膜１
６ｃを形成する。
次いで第２図ｆｂ）に示される如く、電極窓１７を基ｉ
ｌｌの表面を露出するまで第１層配線１４の拡がり内に
開口すると、電極窓１７の側壁部では第１層配線のポリ
シリコンが露出している。引続き、Ｎ型不純物を従来例
同様イオン注入する。図に符号１９を付した点線は打ち
込まれたＮ型不純物イオンを模式的に示す。
ｌｌの表面を露出するまで第１層配線１４の拡がり内に
開口すると、電極窓１７の側壁部では第１層配線のポリ
シリコンが露出している。引続き、Ｎ型不純物を従来例
同様イオン注入する。図に符号１９を付した点線は打ち
込まれたＮ型不純物イオンを模式的に示す。
次いで、第２図（Ｃ１に示される如（、全面にポリシリ
コン１５ａを堆積し、それをパターニングし、表面を酸
化し第１図（ａ）に示される第２層配線１５を形成する
。この工程は従来例と同様である。
コン１５ａを堆積し、それをパターニングし、表面を酸
化し第１図（ａ）に示される第２層配線１５を形成する
。この工程は従来例と同様である。
第３図は本発明の応用例であるＳＲＡＭセルの平面図で
、同図において２０はＡβ配線を示す。 へβ配線２０
が既に他の目的で形成されているので、第１層配線１４
と第２層配線１５とを上記の如くに形成した例である。
、同図において２０はＡβ配線を示す。 へβ配線２０
が既に他の目的で形成されているので、第１層配線１４
と第２層配線１５とを上記の如くに形成した例である。
以上述べてきたように本発明によれば、表面にＭＯ膜な
どが形成された第１Ｎポリシリコン配線と第２層ポリシ
リコン配線を用いて基板のソース／ドレイン領域とのコ
ンタクトをとることが可能となる効果がある。
どが形成された第１Ｎポリシリコン配線と第２層ポリシ
リコン配線を用いて基板のソース／ドレイン領域とのコ
ンタクトをとることが可能となる効果がある。
第１図ｆａ）と（ｂ）は本発明実施例の断面図と平面図
、第２図（ａ）ないしくＣ１は第１図のデバイスを作る
工程を示す断面図、 第３図は本発明の応用例であるＳＲＡＭセルの平面図、 第４図（ａｌと（ｂｌは従来例断面図と平面図、第５図
は第４図のデバイスを作る工程を示す断面図である。 第１図ないし第５図において、 １１は半導体基板、 １２はフィールド酸化膜、 １３はソース／ドレイン、 １４は第１層配線、 １５は第２層配線、 １６ａ、 １６ｂ、 １６ｃは酸化膜、１７は電極窓、 １８は一〇膜、 １９はＮ型不純物イオン、 ２０はｉ配線である。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 本兆明麹８乞例 Ｚ民１［ｉｎ／Ｉテ八バへスυＩトシコーエ１の總−７
６ｂ程０シ【 ０ 悶 ＄忠甲忘醐匂平面図 第３図 従 ５Ｌ １チリ 第４図 才４閃の子゛バイスを作る工程の折面間第５図 手続補正書く方式、自発） 昭和６１年４月３日
、第２図（ａ）ないしくＣ１は第１図のデバイスを作る
工程を示す断面図、 第３図は本発明の応用例であるＳＲＡＭセルの平面図、 第４図（ａｌと（ｂｌは従来例断面図と平面図、第５図
は第４図のデバイスを作る工程を示す断面図である。 第１図ないし第５図において、 １１は半導体基板、 １２はフィールド酸化膜、 １３はソース／ドレイン、 １４は第１層配線、 １５は第２層配線、 １６ａ、 １６ｂ、 １６ｃは酸化膜、１７は電極窓、 １８は一〇膜、 １９はＮ型不純物イオン、 ２０はｉ配線である。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 本兆明麹８乞例 Ｚ民１［ｉｎ／Ｉテ八バへスυＩトシコーエ１の總−７
６ｂ程０シ【 ０ 悶 ＄忠甲忘醐匂平面図 第３図 従 ５Ｌ １チリ 第４図 才４閃の子゛バイスを作る工程の折面間第５図 手続補正書く方式、自発） 昭和６１年４月３日
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板（１１）の素子分離酸化膜（１２
）により限定された活性領域内の反対導電型領域（１３
）を横切る表面に高融点金属膜を被着した第１層多結晶
シリコン配線が延在し、 第１層多結晶シリコン配線の拡がりの中において前記反
対導電型領域の位置する基板表面に達する電極窓（１７
）が設けられ、 電極窓（１７）に形成された第２層多結晶シリコン配線
（１５）を介して前記反対導電型領域（１３）と第１層
多結晶シリコン配線とが接続されてなることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1199886A JPS62171141A (ja) | 1986-01-24 | 1986-01-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1199886A JPS62171141A (ja) | 1986-01-24 | 1986-01-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62171141A true JPS62171141A (ja) | 1987-07-28 |
Family
ID=11793254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1199886A Pending JPS62171141A (ja) | 1986-01-24 | 1986-01-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62171141A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441243A (en) * | 1987-08-07 | 1989-02-13 | Nec Corp | Semiconductor integrated circuit |
| JPH0240935A (ja) * | 1988-07-30 | 1990-02-09 | Sony Corp | 多層配線構造 |
| JPH02105519A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体集積回路の製造方法 |
-
1986
- 1986-01-24 JP JP1199886A patent/JPS62171141A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441243A (en) * | 1987-08-07 | 1989-02-13 | Nec Corp | Semiconductor integrated circuit |
| JPH0240935A (ja) * | 1988-07-30 | 1990-02-09 | Sony Corp | 多層配線構造 |
| JPH02105519A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体集積回路の製造方法 |
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