JPS5966165A - 電極配線およびその製造方法 - Google Patents

電極配線およびその製造方法

Info

Publication number
JPS5966165A
JPS5966165A JP57176129A JP17612982A JPS5966165A JP S5966165 A JPS5966165 A JP S5966165A JP 57176129 A JP57176129 A JP 57176129A JP 17612982 A JP17612982 A JP 17612982A JP S5966165 A JPS5966165 A JP S5966165A
Authority
JP
Japan
Prior art keywords
film
psg
electrode wiring
oxidation
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57176129A
Other languages
English (en)
Inventor
Nobuyoshi Kobayashi
伸好 小林
Seiichi Iwata
誠一 岩田
Naoki Yamamoto
直樹 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP57176129A priority Critical patent/JPS5966165A/ja
Priority to EP83109921A priority patent/EP0108251A3/en
Priority to CA000438426A priority patent/CA1204222A/en
Priority to KR1019830004745A priority patent/KR840006562A/ko
Publication of JPS5966165A publication Critical patent/JPS5966165A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291Oxides or nitrides or carbides, e.g. ceramics, glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02422Non-crystalline insulating materials, e.g. glass, polymers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/298Semiconductor material, e.g. amorphous silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、電極配線およびその製造方法に関し、詳しく
はタングステンを用いた電極配線とその製造方法に関す
る。
〔従来技術〕
周知のように、従来、W/ S 102という電極配線
構造が一般に用いられているが、この構造は、素子作成
工程中でWが酸化されやすい、イオン打込みの際のマス
クにならない(チャネリング現象)、W/S ’02の
界面電気特性が悪いなどの欠点があつた。また、層間絶
縁膜として5i02のかわりにPSG膜を用いる方法も
提案されているが、W電極配線形成後ただちにイオン打
込みとアニール工程が必要な場合(セルファライン方式
)では、W/SiO□構造と同様に耐酸化、耐チャネリ
ングに問題がある。また、一般的に高融点金属にPSG
を被着する方法もあるが、W以外の金属、たとえばMO
ではPSGにふくれが生じたり、MOとPSGが反応し
た結果5i02膜界面で剥離するため、得られる素子の
信頼性が低いという欠点があった。
〔発明の目的〕
本発明の目的は、上記従来の問題を解決しタングステン
を用いた安定な電極配線およびその製造方法を提供する
ことにある。
〔発明の概要〕
上記目的を達成するため、本発明はW膜の土にPSG 
(,9んけい酸ガラス)の膜を被着して、熱処理などの
工程を行なうものである。
W表面上のPSG膜は、アニール工程での表面からの酸
素の拡散を防止するたけでなく、イオン打込みの際のマ
スクになる。また、PSG膜中のりんは、Wの汚染によ
るW / S 10 z界面特性の劣化を防止する働き
がある。本発明は、PSG/W/8102という構造に
よって、耐酸化性、耐チャネリング、不安定な界面特性
の問題を解決するものであって、たとえばPSGをCV
D (ChemicalVapOr 1)eposit
ion )f被着スルコトテコノ構造は容易に実現する
ことができる。
〔発明の実施例〕
以下、本発明の詳細な説明する。
実施例I W(厚さ350nm)上に、PSG (P濃度12m0
t%)をCVDによって40nmの厚さに被着し、N2
中で1000 C160分間加熱した後、PSGを取り
除きW表面をX線光電子分光により検査した。その結果
、W表面はPSGで被着しない場合に比べてWの酸化が
少なくPSG膜被着の効果が認められた。すなわち、4
Qnmという薄いPSG膜でも、Wの耐酸化性向上に効
果があることが確認された。
実施例2 第1図にPSG/W構造を用いたトランジスタの作成工
程を示す1.第1図(1)に示すように、P形Si (
100)基板1上にLOCO8構造をりくりゲート酸化
膜2を20nm形成した後、W膜3をスパッタ蒸着し、
さらにPSG膜4を常圧CVDによって被着し、100
0C,,30分間アニールした。その後、フォトレジス
トをマスクにしてエツチングを行ない、P S G /
 W/ S 102の電極配線を形成した。PSG膜4
の膜厚dを、それぞれ20nm、40nm、60nm、
80nm、100100n濃度Nをそれぞれに対して1
.2 moAチ。
12 moA % 、 14 m04%とした。つき゛
に、第1図(2)に示すように、拡散層を形成するため
にASを80keV、ドーズ量5 X 10 ” / 
cm2打込んだのち、900C130分間アニールした
。その後に、眉間絶縁膜としてシリコン窒化膜5(膜厚
7 Q n m )、PSG膜6(膜厚500nm、り
ん濃度12 mobφ)を順次積層し、周知のホトエツ
チングによって導通穴をあけ、アルミニウム電極7を形
成して素子を作成した。
この工程において、d=100nmでは、PSGに比べ
てWのトライエッチ(エツチングガスSF6+N2)の
割合が大きいために加工が困難であり、またイオン打込
み後のアニールでPSGがWとの界面で剥離するという
問題が生じた。62200mでは、チャイ、リングによ
る特性変化は見られなかった。りん濃度Nに関しては、
N = 1.2 mo1%といつだ低い値では、W以上
のPSGは、はがれやすくなυ加工時に一部W界面より
剥離した。又、特性の上からも、しきい値電圧V t 
hのばらつきが太きい、酸化膜の耐圧が低いといった問
題が生じた。また、N=14mot%といった高い値で
は、アニールによってPがWを通シ抜けて酸化膜中に多
く取シこ咬れ、V+bが変動するといった問題が生じた
。Nの値がほぼ1.5〜12 m04%であれば、この
ような障害は生ぜず、好ましい結果が得られた。すなわ
ち、2Qnm≦d<100 nm 、 N=1.5〜1
2mot%といった栄件で形成された素子の特性は良好
であり、チャネリング防止と素子特性の安定化に極めて
有効であることが確認された。
比較例 厚さ350nmのMO膜にPSG膜(N=12mOt%
、厚さ5 Q n m )を被着しN2中1000C1
60分間加熱すると、PSG表面にふくれが生じ、PS
Gが一部、MOの界面からはがれた。このふくれの原因
としては、MOの一部が酸化し、酸化物が気化したもの
と考えられる。このようにMOの酸化物は比較的低い温
度(〜800C)で昇華するという欠点をもつ。これに
対して、Wの酸化物は1ooocでも昇華せず、したが
って同様のN2アニールによってふくれは生ぜず、PS
Gを被着する物質としては、MOよりもWが優れている
実施例3 厚さ20nmの酸化シリコン膜に、それぞれMO,Wを
350nm蒸着して800μ角の矩形パターンを形成し
、上記酸化シリコン膜の耐圧を測定した。N2中で10
001,60分間加熱後耐圧を測定すると、MOの場合
耐圧劣化が著しかった。X線光電子分光によって分析す
ると、MOと5j02が一部反応して5IOzが変質し
ていることがわかった。Wの場合、5i02  と反応
した形跡はMOに比べて非常に少なかった。したがって
、ゲート酸化膜が薄い(≦’20nm)場合には通常の
N2アニールにおいてもMOは電極として用いられない
可能性がある。本実施例によれば、特にゲート酸化膜が
薄いに20nm)場合には、pso。
Wの組合せが最適であることがわかる。
本発明は、上記のようにW膜上にPSG膜を被着した点
に特徴があり、このような構造の電極や配線は、下記の
ように、極めて容易に形成される。
すなわち、酸化ノリコン膜などの上に、W膜とPSG膜
を積層して全面に被着し、周知の反応性スパッタエツチ
ングなどのドライエツチングによって両者の不要部分を
エッチして除去すれば、所望の形状を有するW膜とPS
G膜の積層膜を形成できる。
PSGのかわりに8iCh膜を使用すると、上記のよう
に(8102はN=OのPSGに相当)、V t hの
変動や膜のはがれなど好ましくない現象が生ずるので、
本発明において使用できるものはPSGのみである。
〔発明の効果〕
上記説明から明らかなように、本発明によれば、熱処理
などの工程において、タングステンの酸化を有効に防止
することができ、しかもV t hの変動や膜のはがれ
なども防止できるので、実用上極めて有用である。
【図面の簡単な説明】
第1区は本発明の一実施例を示す工程図である。

Claims (1)

  1. 【特許請求の範囲】 1、所望の形状を有するタングステン膜とリンガラス膜
    の積層膜からなる電極配線。 2、タングステン膜とリンガラス膜を積層して被着して
    積層膜を形成する工程と、上記積層膜の所望部分をドラ
    イエツチングによって除去する工程を含む電極配線の製
    造方法。
JP57176129A 1982-10-08 1982-10-08 電極配線およびその製造方法 Pending JPS5966165A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57176129A JPS5966165A (ja) 1982-10-08 1982-10-08 電極配線およびその製造方法
EP83109921A EP0108251A3 (en) 1982-10-08 1983-10-04 A semiconductor device comprising an electrode and/or an interconnection
CA000438426A CA1204222A (en) 1982-10-08 1983-10-05 Semiconductor device
KR1019830004745A KR840006562A (ko) 1982-10-08 1983-10-06 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57176129A JPS5966165A (ja) 1982-10-08 1982-10-08 電極配線およびその製造方法

Publications (1)

Publication Number Publication Date
JPS5966165A true JPS5966165A (ja) 1984-04-14

Family

ID=16008167

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57176129A Pending JPS5966165A (ja) 1982-10-08 1982-10-08 電極配線およびその製造方法

Country Status (4)

Country Link
EP (1) EP0108251A3 (ja)
JP (1) JPS5966165A (ja)
KR (1) KR840006562A (ja)
CA (1) CA1204222A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01109770A (ja) * 1987-10-22 1989-04-26 Mitsubishi Electric Corp 半導体装置の製造方法
NL9100094A (nl) * 1991-01-21 1992-08-17 Koninkl Philips Electronics Nv Halfgeleiderinrichting en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting.
JP3171764B2 (ja) * 1994-12-19 2001-06-04 シャープ株式会社 半導体装置の製造方法
US9234979B2 (en) 2009-12-08 2016-01-12 Magna Closures Inc. Wide activation angle pinch sensor section

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55132055A (en) * 1979-03-30 1980-10-14 Nec Corp Mos integrated circuit
DE3069973D1 (en) * 1979-08-25 1985-02-28 Zaidan Hojin Handotai Kenkyu Insulated-gate field-effect transistor

Also Published As

Publication number Publication date
EP0108251A2 (en) 1984-05-16
EP0108251A3 (en) 1986-08-06
CA1204222A (en) 1986-05-06
KR840006562A (ko) 1984-11-30

Similar Documents

Publication Publication Date Title
US4392150A (en) MOS Integrated circuit having refractory metal or metal silicide interconnect layer
KR100530401B1 (ko) 저저항 게이트 전극을 구비하는 반도체 장치
JPS61226959A (ja) 半導体装置およびその製造方法
US4708904A (en) Semiconductor device and a method of manufacturing the same
US5003375A (en) MIS type semiconductor integrated circuit device having a refractory metal gate electrode and refractory metal silicide film covering the gate electrode
US4560421A (en) Semiconductor device and method of manufacturing the same
JPS5966165A (ja) 電極配線およびその製造方法
US4807015A (en) Semiconductor device having electrodes and or interconnections of refractory metal film containing silicon oxide
JP2918914B2 (ja) 半導体装置及びその製造方法
JPS60193333A (ja) 半導体装置の製造方法
JPS61127123A (ja) ダイレクトコンタクトの形成方法
JP2857170B2 (ja) 半導体装置の製造方法
JPH0529343A (ja) 微細半導体装置の製造方法
EP0292042B1 (en) Semiconductor fabrication process using sacrificial oxidation to reduce tunnel formation during tungsten deposition
JP2567589B2 (ja) 半導体装置の製造方法
JPS61135156A (ja) 半導体装置およびその製造方法
JP3238804B2 (ja) 半導体装置の製造方法
JP3105508B2 (ja) 多層ポリサイド構造を保護するための高融点金属シリサイド被覆
JP2668380B2 (ja) 半導体装置の製造方法
KR100356817B1 (ko) 반도체장치의 콘택 형성방법
JPH04155967A (ja) 半導体装置の製造方法
JPH0527272B2 (ja)
JPS5947473B2 (ja) 半導体装置の製造方法
JPS6037147A (ja) 電極配線
JPH09107101A (ja) 半導体装置の製造方法