JP3374837B2 - スタックトキャパシタ型ｄｒａｍの製造方法 - Google Patents
スタックトキャパシタ型ｄｒａｍの製造方法Info
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- JP3374837B2 JP3374837B2 JP2000256456A JP2000256456A JP3374837B2 JP 3374837 B2 JP3374837 B2 JP 3374837B2 JP 2000256456 A JP2000256456 A JP 2000256456A JP 2000256456 A JP2000256456 A JP 2000256456A JP 3374837 B2 JP3374837 B2 JP 3374837B2
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Description
【０００１】
【発明の属する技術分野】本発明はスタックトキャパシ
タ型ＤＲＡＭ、特にビットラインがワードラインよりも
上層でスタックトキャパシタの下部電極よりも下層にさ
れたスタックトキャパシタ型ＤＲＡＭの製造方法に関す
る。
タ型ＤＲＡＭ、特にビットラインがワードラインよりも
上層でスタックトキャパシタの下部電極よりも下層にさ
れたスタックトキャパシタ型ＤＲＡＭの製造方法に関す
る。
【０００２】
【従来の技術】スタックトキャパシタ型ＤＲＡＭは、一
般に、スイッチングトランジスタとなるＭＯＳトランジ
スタの形成後、スタックトキャパシタを形成し、その
後、ビットラインを形成するという方法で製造された。
従って、ワードライン、スタックトキャパシタのストレ
ージノード（下部電極）、プレート電極（スタックトキ
ャパシタの上部電極）、ビットラインの順序で層が上に
なっている。
般に、スイッチングトランジスタとなるＭＯＳトランジ
スタの形成後、スタックトキャパシタを形成し、その
後、ビットラインを形成するという方法で製造された。
従って、ワードライン、スタックトキャパシタのストレ
ージノード（下部電極）、プレート電極（スタックトキ
ャパシタの上部電極）、ビットラインの順序で層が上に
なっている。
【０００３】しかし、近年、スタックトキャパシタより
も先にビットラインを形成したスタックトキャパシタ型
ＤＲＡＭが開発された。図８（Ａ）、（Ｂ）はそのよう
なスタックトキャパシタ型ＤＲＡＭを示すものであり、
同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ
線に沿う断面図である。
も先にビットラインを形成したスタックトキャパシタ型
ＤＲＡＭが開発された。図８（Ａ）、（Ｂ）はそのよう
なスタックトキャパシタ型ＤＲＡＭを示すものであり、
同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ
線に沿う断面図である。
【０００４】同図において、ａはｐ型半導体基板、ｂ、
ｃ、ｃは該半導体基板ａの表面部に選択的に形成された
ｎ＋型拡散層で、スイッチングトランジスタのソース・
ドレイン領域を成す。拡散層ｂはビットラインと接続さ
れるソース・ドレイン領域、拡散層ｃ、ｃはストレージ
ノード（スタックトキャパシタの下部電極）と接続され
るソース・ドレイン領域である。
ｃ、ｃは該半導体基板ａの表面部に選択的に形成された
ｎ＋型拡散層で、スイッチングトランジスタのソース・
ドレイン領域を成す。拡散層ｂはビットラインと接続さ
れるソース・ドレイン領域、拡散層ｃ、ｃはストレージ
ノード（スタックトキャパシタの下部電極）と接続され
るソース・ドレイン領域である。
【０００５】ｄはゲート絶縁膜、ｅは多結晶シリコンか
らなるワードライン、ｆは層間絶縁膜、ｇは多結晶シリ
コンからなるビットライン、ｈはビットコンタクトホー
ル、ｉは層間絶縁膜、ｊは多結晶シリコンからなるスト
レージノード（スタックトキャパシタの下部電極）、ｋ
はノードコンタクトホール、１はスタックトキャパシタ
の誘電体を成す誘電体膜、ｍはプレート電極（スタック
トキャパシタの上部電極）で、メモリセルアレイ上に全
面的に形成されている。
らなるワードライン、ｆは層間絶縁膜、ｇは多結晶シリ
コンからなるビットライン、ｈはビットコンタクトホー
ル、ｉは層間絶縁膜、ｊは多結晶シリコンからなるスト
レージノード（スタックトキャパシタの下部電極）、ｋ
はノードコンタクトホール、１はスタックトキャパシタ
の誘電体を成す誘電体膜、ｍはプレート電極（スタック
トキャパシタの上部電極）で、メモリセルアレイ上に全
面的に形成されている。
【０００６】このようなスタックトキャパシタ型ＤＲＡ
Ｍは、ビットライン間をストレージノードｊやプレート
電極ｍによって静電的にシールドすることができるので
ビット線シールドスタックトキャパシタ型ＤＲＡＭと称
され、更にはＤＡＳＨと略称される（ＩＥＥＥ ＴＲＡ
ＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶ
ＩＣＥＳ．ＶＯＬ．３７．ＮＯ．３．ＭＡＲＣＨ １９
９０）。
Ｍは、ビットライン間をストレージノードｊやプレート
電極ｍによって静電的にシールドすることができるので
ビット線シールドスタックトキャパシタ型ＤＲＡＭと称
され、更にはＤＡＳＨと略称される（ＩＥＥＥ ＴＲＡ
ＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶ
ＩＣＥＳ．ＶＯＬ．３７．ＮＯ．３．ＭＡＲＣＨ １９
９０）。
【０００７】
【発明が解決しようとする課題】上述した図８に示すス
タックトキャパシタ型ＤＲＡＭは、ビットライン間をス
トレージノードやプレート電極によって静電的にシール
ドすることができるという利点を有するのでＤＲＡＭの
主流となる可能性を有する。しかし、１６Ｍビット、６
４Ｍビット更には１２８Ｍビットという記憶容量増大の
要求に応えることは難しい。というのは、その要求に応
えるにはセルサイズを相当に縮小しなければならず、通
常の技術ではそれが不可能だからである。
タックトキャパシタ型ＤＲＡＭは、ビットライン間をス
トレージノードやプレート電極によって静電的にシール
ドすることができるという利点を有するのでＤＲＡＭの
主流となる可能性を有する。しかし、１６Ｍビット、６
４Ｍビット更には１２８Ｍビットという記憶容量増大の
要求に応えることは難しい。というのは、その要求に応
えるにはセルサイズを相当に縮小しなければならず、通
常の技術ではそれが不可能だからである。
【０００８】そのため、ビットコンタクト部及びノード
コンタクト部をセルフアラインコンタクト技術を駆使し
て形成することが好ましいと一応はいえる。このセルフ
アラインコンタクト技術を説明すると、ワードライン
ｅ、ｅ、…を形成した後該ワードラインｅ、ｅ、…上に
適宜な厚さのダミー膜を形成し、その後サイドウォール
技術により絶縁膜からなるサイドウォールを形成し、サ
イドウォール間に生じる間隙をコンタクトホールとして
利用してビットラインｇと拡散層ｂとのコンタクト、即
ち、ビットコンタクトをとる。そして、ビットライン
ｇ、ｇ、…の形成後該ビットラインｇ、ｇ、…上に適宜
な厚さの絶縁膜ｊを層間絶縁膜として形成し、その後サ
イドウォール技術を駆使してビットラインｇ、ｇ、…の
側面に絶縁膜からなるサイドウォールを形成し、しかる
後、ストレージノードｊを形成するというものである。
コンタクト部をセルフアラインコンタクト技術を駆使し
て形成することが好ましいと一応はいえる。このセルフ
アラインコンタクト技術を説明すると、ワードライン
ｅ、ｅ、…を形成した後該ワードラインｅ、ｅ、…上に
適宜な厚さのダミー膜を形成し、その後サイドウォール
技術により絶縁膜からなるサイドウォールを形成し、サ
イドウォール間に生じる間隙をコンタクトホールとして
利用してビットラインｇと拡散層ｂとのコンタクト、即
ち、ビットコンタクトをとる。そして、ビットライン
ｇ、ｇ、…の形成後該ビットラインｇ、ｇ、…上に適宜
な厚さの絶縁膜ｊを層間絶縁膜として形成し、その後サ
イドウォール技術を駆使してビットラインｇ、ｇ、…の
側面に絶縁膜からなるサイドウォールを形成し、しかる
後、ストレージノードｊを形成するというものである。
【０００９】しかしながら、このような技術によれば、
加工性が悪く、層間耐圧不良が起き易いという問題があ
る。というのは、ビットラインｉの側面のサイドウォー
ルはそれと同じ材質からなる層間絶縁膜ｆを下地として
形成され、サイドウォール形成のための異方性エッチン
グの際にエッチングストッパとなるものがなく、その異
方性エッチングにより層間絶縁膜ｆが侵蝕されてしまう
可能性があるからである。
加工性が悪く、層間耐圧不良が起き易いという問題があ
る。というのは、ビットラインｉの側面のサイドウォー
ルはそれと同じ材質からなる層間絶縁膜ｆを下地として
形成され、サイドウォール形成のための異方性エッチン
グの際にエッチングストッパとなるものがなく、その異
方性エッチングにより層間絶縁膜ｆが侵蝕されてしまう
可能性があるからである。
【００１０】だからといって、それに代えて通常のアラ
インコンタクト技術、即ち、下地配線に対して一定距離
をおいてパターニングできる大きさのコンタクトホール
を形成するという技術によれば、加工性が悪く耐圧低下
の虞れがあるという問題は解決できるが、フォトレジス
トを用いての微細加工技術の限界を越えて微細なコンタ
クトホールを形成することができず、セルフサイズが大
幅に大きくなってしまうのである。
インコンタクト技術、即ち、下地配線に対して一定距離
をおいてパターニングできる大きさのコンタクトホール
を形成するという技術によれば、加工性が悪く耐圧低下
の虞れがあるという問題は解決できるが、フォトレジス
トを用いての微細加工技術の限界を越えて微細なコンタ
クトホールを形成することができず、セルフサイズが大
幅に大きくなってしまうのである。
【００１１】本発明はこのような問題点を解決すべく為
されたものであり、層間耐圧を確保しつつメモリセルの
小型化を図ることができるスタックトキャパシタ型ＤＲ
ＡＭの製造方法を提供することを目的とする。
されたものであり、層間耐圧を確保しつつメモリセルの
小型化を図ることができるスタックトキャパシタ型ＤＲ
ＡＭの製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明スタックトキャパ
シタ型ＤＲＡＭの製造方法は、上記問題点を解決するた
め、ビットコンタクトを、層間絶縁膜上にダミー膜を形
成し（、その後、該ダミー膜上にエッチングストッパ及
び終点検出用多結晶シリコン層を形成しても良い。）、
該ダミー膜（及び上記エッチングストッパ及び終点検出
用多結晶シリコン層）にフォトレジスト膜をマスクとす
るエッチングにより開口を形成し、該開口の内周面にサ
イドウォールを形成し、該サイドウォールをマスクとす
る上記層間絶縁膜の選択的エッチングにより上記開口よ
り径の小さな開口を形成し、上記ダミー膜及び上記サイ
ドウォールを除去し、その後、ビットラインを成す配線
膜を形成する方法でとり、ノードコンタクトを、ストレ
ージノードを成す配線膜の形成後、該配線膜のノードコ
ンタクト形成部に形成した開口内にサイドウォールを形
成することにより内径を小さくしたノードコンタクトホ
ールを形成し、その後、下部電極を形成するという方法
でとるものである。
シタ型ＤＲＡＭの製造方法は、上記問題点を解決するた
め、ビットコンタクトを、層間絶縁膜上にダミー膜を形
成し（、その後、該ダミー膜上にエッチングストッパ及
び終点検出用多結晶シリコン層を形成しても良い。）、
該ダミー膜（及び上記エッチングストッパ及び終点検出
用多結晶シリコン層）にフォトレジスト膜をマスクとす
るエッチングにより開口を形成し、該開口の内周面にサ
イドウォールを形成し、該サイドウォールをマスクとす
る上記層間絶縁膜の選択的エッチングにより上記開口よ
り径の小さな開口を形成し、上記ダミー膜及び上記サイ
ドウォールを除去し、その後、ビットラインを成す配線
膜を形成する方法でとり、ノードコンタクトを、ストレ
ージノードを成す配線膜の形成後、該配線膜のノードコ
ンタクト形成部に形成した開口内にサイドウォールを形
成することにより内径を小さくしたノードコンタクトホ
ールを形成し、その後、下部電極を形成するという方法
でとるものである。
【００１３】本発明スタックトキャパシタ型ＤＲＡＭの
製造方法によれば、ビットコンタクトを、層間絶縁膜上
にダミー膜を形成し、該ダミー膜にフォトレジスト膜を
マスクとするエッチングにより開口を形成し、該開口の
内周面にサイドウォールを形成し、該サイドウォールを
マスクとする上記層間絶縁膜の選択的エッチングにより
上記開口より径の小さな開口を形成し、上記ダミー膜及
び上記サイドウォールを除去し、その後、ビットライン
を成す配線膜を形成する方法でとるので、開口の内側面
にダミー膜の厚さに対応した幅を有するサイドウォール
を形成することにより内径を必要なだけ小さくしたビッ
トコンタクトホールを形成することができ、フォトレジ
ストを用いての微細加工技術の限界を任意の量だけ越え
て微細化したビットコンタクトホールを形成することが
できる。
製造方法によれば、ビットコンタクトを、層間絶縁膜上
にダミー膜を形成し、該ダミー膜にフォトレジスト膜を
マスクとするエッチングにより開口を形成し、該開口の
内周面にサイドウォールを形成し、該サイドウォールを
マスクとする上記層間絶縁膜の選択的エッチングにより
上記開口より径の小さな開口を形成し、上記ダミー膜及
び上記サイドウォールを除去し、その後、ビットライン
を成す配線膜を形成する方法でとるので、開口の内側面
にダミー膜の厚さに対応した幅を有するサイドウォール
を形成することにより内径を必要なだけ小さくしたビッ
トコンタクトホールを形成することができ、フォトレジ
ストを用いての微細加工技術の限界を任意の量だけ越え
て微細化したビットコンタクトホールを形成することが
できる。
【００１４】そして、ダミー膜の形成後、該ダミー膜上
にエッチングストッパ及び終点検出用多結晶シリコン層
を形成するようにした場合には、該ダミー膜の開口の内
側面にサイドウォールを形成する異方性エッチングの際
に、その多結晶シリコン層をエッチングストッパ及び終
点検出に用いることができ、サイドウォールを高い信頼
度で形成することができる。
にエッチングストッパ及び終点検出用多結晶シリコン層
を形成するようにした場合には、該ダミー膜の開口の内
側面にサイドウォールを形成する異方性エッチングの際
に、その多結晶シリコン層をエッチングストッパ及び終
点検出に用いることができ、サイドウォールを高い信頼
度で形成することができる。
【００１５】また、ノードコンタクトについても、スト
レージノードを成す配線膜の形成後、該配線膜のノード
コンタクト形成部に形成した開口にサイドウォールを形
成することにより内径を小さくしたノードコンタクトホ
ールを形成し、その後、下部電極を形成するという方法
でコンタクトをとるので、内側面にノードコンタクトを
成す配線膜の厚さに対応した幅を有するサイドウォール
を形成することにより内径を必要なだけ小さくしたノー
ドコンタクトホールを形成することができる。従って、
フォトレジストを用いての微細加工技術の限界を任意の
量だけ越えて微細化したノードコンタクトホールを形成
することができる。
レージノードを成す配線膜の形成後、該配線膜のノード
コンタクト形成部に形成した開口にサイドウォールを形
成することにより内径を小さくしたノードコンタクトホ
ールを形成し、その後、下部電極を形成するという方法
でコンタクトをとるので、内側面にノードコンタクトを
成す配線膜の厚さに対応した幅を有するサイドウォール
を形成することにより内径を必要なだけ小さくしたノー
ドコンタクトホールを形成することができる。従って、
フォトレジストを用いての微細加工技術の限界を任意の
量だけ越えて微細化したノードコンタクトホールを形成
することができる。
【００１６】
【実施例】以下、本発明スタックトキャパシタ型ＤＲＡ
Ｍの製造方法を図示実施例に従って詳細に説明する。図
１及び図２は本発明スタックトキャパシタ型ＤＲＡＭの
製造方法の一つの実施例により製造されるスタックトキ
ャパシタ型ＤＲＡＭの一例を示すもので、図１は平面
図、図２は図１の２−２線に沿う断面図である。
Ｍの製造方法を図示実施例に従って詳細に説明する。図
１及び図２は本発明スタックトキャパシタ型ＤＲＡＭの
製造方法の一つの実施例により製造されるスタックトキ
ャパシタ型ＤＲＡＭの一例を示すもので、図１は平面
図、図２は図１の２−２線に沿う断面図である。
【００１７】図面において、１はｐ型半導体基板、２は
半導体基板１の表面部の選択酸化により形成されたフィ
ールド絶縁膜、３はゲート絶縁膜、４はポリサイドから
なるワードライン（ゲート電極）、５はワードライン４
の側面に形成されたＳｉＯ２からなるサイドウォール、
６ａ、６ｂはソース・ドレイン領域を成す拡散層で、６
ａはビットラインと接続された拡散層、６ｂはストレー
ジノードと接続された拡散層、７はＳｉＯ２とＰＳＧと
からなる二層構造の層間絶縁膜、８は該層間絶縁膜７に
形成されたビットコンタクトホールであり、開口にサイ
ドウォールを形成することにより内径を小径にするとい
う技術により形成されており、層間絶縁膜７に対するフ
ォトエッチング処理により形成されているのではない。
尚、このビットコンタクトホール８の形成は、後におけ
る図３〜図６に従っての説明において明らかにされる。
半導体基板１の表面部の選択酸化により形成されたフィ
ールド絶縁膜、３はゲート絶縁膜、４はポリサイドから
なるワードライン（ゲート電極）、５はワードライン４
の側面に形成されたＳｉＯ２からなるサイドウォール、
６ａ、６ｂはソース・ドレイン領域を成す拡散層で、６
ａはビットラインと接続された拡散層、６ｂはストレー
ジノードと接続された拡散層、７はＳｉＯ２とＰＳＧと
からなる二層構造の層間絶縁膜、８は該層間絶縁膜７に
形成されたビットコンタクトホールであり、開口にサイ
ドウォールを形成することにより内径を小径にするとい
う技術により形成されており、層間絶縁膜７に対するフ
ォトエッチング処理により形成されているのではない。
尚、このビットコンタクトホール８の形成は、後におけ
る図３〜図６に従っての説明において明らかにされる。
【００１８】９はポリサイドからなるビットラインで、
多結晶シリコン膜９ａとシリサイド膜９ｂからなる。該
ビットライン９、特にその多結晶シリコン膜９ａが上記
ビットコンタクトホール８を通して拡散層６ａに接続さ
れている。１０は層間絶縁膜で、ＳｉＯ２とＰＳＧとか
らなる。１１は層間絶縁膜１０及び上記層間絶縁膜７に
形成されたノードコンタクトホールで、これも開口にサ
イドウォールを形成することにより内径を小径にすると
いう技術により形成されている。
多結晶シリコン膜９ａとシリサイド膜９ｂからなる。該
ビットライン９、特にその多結晶シリコン膜９ａが上記
ビットコンタクトホール８を通して拡散層６ａに接続さ
れている。１０は層間絶縁膜で、ＳｉＯ２とＰＳＧとか
らなる。１１は層間絶縁膜１０及び上記層間絶縁膜７に
形成されたノードコンタクトホールで、これも開口にサ
イドウォールを形成することにより内径を小径にすると
いう技術により形成されている。
【００１９】１２は多結晶シリコンからなるストレージ
ノード、１３は該ストレージノード１２の側面に形成さ
れたサイドウォールで、上記小径のノードコンタクトホ
ール１１の形成に寄与したサイドウォールがこれであ
り、ＳｉＯ２とＰＳＧからなる。１４はストレージノー
ド１２と拡散層６ｂとの間を接続する多結晶シリコン層
であり、ノードコンタクトホール１１を通して拡散層６
ｂに接続されている。１５は誘電体膜、１６はメモリセ
ルアレイ上に全面的に形成されたプレート電極である。
ノード、１３は該ストレージノード１２の側面に形成さ
れたサイドウォールで、上記小径のノードコンタクトホ
ール１１の形成に寄与したサイドウォールがこれであ
り、ＳｉＯ２とＰＳＧからなる。１４はストレージノー
ド１２と拡散層６ｂとの間を接続する多結晶シリコン層
であり、ノードコンタクトホール１１を通して拡散層６
ｂに接続されている。１５は誘電体膜、１６はメモリセ
ルアレイ上に全面的に形成されたプレート電極である。
【００２０】このようなスタックトキャパシタ型ＤＲＡ
Ｍによれば、ビットコンタクトホール８及びノードコン
タクト１１が共に開口にサイドウォールを形成すること
により内径を小さくしたコンタクトホールを形成すると
いう技術により形成されており、フォトレジストを用い
ての微細加工技術の限界を越えて微細なコンタクトホー
ルを形成することができる。従って、ワードライン間の
間隔をより小さくすることができ、メモリセルサイズを
小さくすることができる。
Ｍによれば、ビットコンタクトホール８及びノードコン
タクト１１が共に開口にサイドウォールを形成すること
により内径を小さくしたコンタクトホールを形成すると
いう技術により形成されており、フォトレジストを用い
ての微細加工技術の限界を越えて微細なコンタクトホー
ルを形成することができる。従って、ワードライン間の
間隔をより小さくすることができ、メモリセルサイズを
小さくすることができる。
【００２１】図３（Ａ）乃至（Ｅ）、図４（Ｆ）乃至
（Ｊ）、図５（Ｋ）乃至（Ｎ）及び図６（Ｏ）乃至
（Ｒ）は第１図及び第２図に示したスタックトキャパシ
タ型ＤＲＡＭの製造方法の工程（Ａ）乃至（Ｒ）を順に
示す断面図である。 （Ａ）従来のスタックトキャパシタ型ＤＲＡＭの製造方
法と同様の方法でスイッチングトランジスタを形成す
る。図３（Ａ）はスイッチングトランジスタの拡散層６
ａ、６ｂの形成後の状態を示す。
（Ｊ）、図５（Ｋ）乃至（Ｎ）及び図６（Ｏ）乃至
（Ｒ）は第１図及び第２図に示したスタックトキャパシ
タ型ＤＲＡＭの製造方法の工程（Ａ）乃至（Ｒ）を順に
示す断面図である。 （Ａ）従来のスタックトキャパシタ型ＤＲＡＭの製造方
法と同様の方法でスイッチングトランジスタを形成す
る。図３（Ａ）はスイッチングトランジスタの拡散層６
ａ、６ｂの形成後の状態を示す。
【００２２】（Ｂ）次に、層間絶縁膜７を表面に形成
し、更に該層間絶縁膜７上にエッチングストップ及びエ
ッチング終点検出用多結晶シリコン膜１７を形成し、該
多結晶シリコン膜１７上にダミーＳｉＯ２膜１８を形成
する。図３（Ｂ）はダミーＳｉＯ２膜１８形成後の状態
を示す。 （Ｃ）次に、フォトレジスト膜１９をマスクとするエッ
チングにより同図（Ｃ）に示すようにダミーＳｉＯ２膜
１８のビットコンタクトをとるべき位置に開口２０を形
成する。ｄはこの開口２０の径である。
し、更に該層間絶縁膜７上にエッチングストップ及びエ
ッチング終点検出用多結晶シリコン膜１７を形成し、該
多結晶シリコン膜１７上にダミーＳｉＯ２膜１８を形成
する。図３（Ｂ）はダミーＳｉＯ２膜１８形成後の状態
を示す。 （Ｃ）次に、フォトレジスト膜１９をマスクとするエッ
チングにより同図（Ｃ）に示すようにダミーＳｉＯ２膜
１８のビットコンタクトをとるべき位置に開口２０を形
成する。ｄはこの開口２０の径である。
【００２３】（Ｄ）次に、同図（Ｄ）に示すように、上
記開口２０の内周面にＳｉＯ２からなるサイドウォール
２１を形成する。このサイドウォール２１は例えばＳｉ
Ｏ２とシリコンナイトライドからなる。 （Ｅ）次に、同図（Ｅ）に示すように、上記エッチング
ストップ及びエッチング終点検出用多結晶シリコン膜１
７を、上記ダミーＳｉＯ２膜１８及びサイドウォール２
１をマスクとしてエッチングする。
記開口２０の内周面にＳｉＯ２からなるサイドウォール
２１を形成する。このサイドウォール２１は例えばＳｉ
Ｏ２とシリコンナイトライドからなる。 （Ｅ）次に、同図（Ｅ）に示すように、上記エッチング
ストップ及びエッチング終点検出用多結晶シリコン膜１
７を、上記ダミーＳｉＯ２膜１８及びサイドウォール２
１をマスクとしてエッチングする。
【００２４】（Ｆ）次に、図４（Ｆ）に示すように、Ｓ
ｉＯ２をエッチバックすることによりダミーＳｉＯ２膜
１８及びサイドウォール２１を除去すると共にビットコ
ンタクトホール８を形成する。このビットコンタクトホ
ール８の径は上記開口２０の径ｄよりも相当に小さくな
る。 （Ｇ）次に、同図（Ｇ）に示すように多結晶シリコン膜
９ａを形成する。該多結晶シリコン膜９ａはビットコン
タクトホール８にて拡散層６ａとコンタクトし、また、
上記エッチングストップ及びエッチング終点検出用多結
晶シリコン膜１７と一体化してポリサイドからなるビッ
トライン９を構成する多結晶シリコン膜となるのであ
る。
ｉＯ２をエッチバックすることによりダミーＳｉＯ２膜
１８及びサイドウォール２１を除去すると共にビットコ
ンタクトホール８を形成する。このビットコンタクトホ
ール８の径は上記開口２０の径ｄよりも相当に小さくな
る。 （Ｇ）次に、同図（Ｇ）に示すように多結晶シリコン膜
９ａを形成する。該多結晶シリコン膜９ａはビットコン
タクトホール８にて拡散層６ａとコンタクトし、また、
上記エッチングストップ及びエッチング終点検出用多結
晶シリコン膜１７と一体化してポリサイドからなるビッ
トライン９を構成する多結晶シリコン膜となるのであ
る。
【００２５】（Ｈ）次に、同図（Ｈ）に示すようにビッ
トライン９を構成するシリサイド膜９ｂを形成する。 （Ｉ）次に、同図（Ｉ）に示すようにレジスト膜２２を
マスクとして多結晶シリコン膜９ａ及びシリサイド膜９
ｂを選択的にエッチングすることによりビットライン９
を形成する。 （Ｊ）次に、同図（Ｊ）に示すように、ＳｉＯ２及びＰ
ＳＧからなる層間絶縁膜１０を形成する。
トライン９を構成するシリサイド膜９ｂを形成する。 （Ｉ）次に、同図（Ｉ）に示すようにレジスト膜２２を
マスクとして多結晶シリコン膜９ａ及びシリサイド膜９
ｂを選択的にエッチングすることによりビットライン９
を形成する。 （Ｊ）次に、同図（Ｊ）に示すように、ＳｉＯ２及びＰ
ＳＧからなる層間絶縁膜１０を形成する。
【００２６】（Ｋ）次に、図５（Ｋ）に示すように、ス
トレージノードとなる多結晶シリコン膜１２を形成す
る。 （Ｌ）次に、同図（Ｌ）に示すように、多結晶シリコン
膜１２のノードコンタクトをとるべき部分をレジスト膜
２３をマスクとする選択的エッチングにより除去する。
２４はこのエッチングにより多結晶シリコン膜１２のノ
ードコンタクトをとるべき部分に形成された開口であ
る。
トレージノードとなる多結晶シリコン膜１２を形成す
る。 （Ｌ）次に、同図（Ｌ）に示すように、多結晶シリコン
膜１２のノードコンタクトをとるべき部分をレジスト膜
２３をマスクとする選択的エッチングにより除去する。
２４はこのエッチングにより多結晶シリコン膜１２のノ
ードコンタクトをとるべき部分に形成された開口であ
る。
【００２７】（Ｍ）次に、同図（Ｍ）に示すように、多
結晶シリコン膜１２の開口２４の内側面にＳｉＯ２とシ
リコンナイトライドからなるサイドウォール１３を形成
する。 （Ｎ）次に、同図（Ｎ）に示すように、多結晶シリコン
膜１２及びサイドウォール１３をマスクとして層間絶縁
膜７及び１０をエッチングすることによりノードコンタ
クトホール１１を形成する。
結晶シリコン膜１２の開口２４の内側面にＳｉＯ２とシ
リコンナイトライドからなるサイドウォール１３を形成
する。 （Ｎ）次に、同図（Ｎ）に示すように、多結晶シリコン
膜１２及びサイドウォール１３をマスクとして層間絶縁
膜７及び１０をエッチングすることによりノードコンタ
クトホール１１を形成する。
【００２８】（Ｏ）次に、図６（Ｏ）に示すように、多
結晶シリコン膜１４を形成する。該多結晶シリコン膜１
４はノードコンタクトホール１１にて拡散層６ｂとコン
タクトし、ストレージノード１２ともコンタクトしてい
る。即ち、該多結晶シリコン膜１４は拡散層６ｂとスト
レージノード１２との間を電気的に接続する役目を果
す。 （Ｐ）次に、同図（Ｐ）に示すように、多結晶シリコン
膜１４及び１２を、レジスト膜２５をマスクとするエッ
チングによりパターニングすることによりストレージノ
ード１２を形成する。
結晶シリコン膜１４を形成する。該多結晶シリコン膜１
４はノードコンタクトホール１１にて拡散層６ｂとコン
タクトし、ストレージノード１２ともコンタクトしてい
る。即ち、該多結晶シリコン膜１４は拡散層６ｂとスト
レージノード１２との間を電気的に接続する役目を果
す。 （Ｐ）次に、同図（Ｐ）に示すように、多結晶シリコン
膜１４及び１２を、レジスト膜２５をマスクとするエッ
チングによりパターニングすることによりストレージノ
ード１２を形成する。
【００２９】（Ｑ）次に、同図（Ｑ）に示すように、誘
電体膜１５を形成する。 （Ｒ）その後、同図（Ｒ）に示すように、多結晶シリコ
ンからなるプレート電極１６を全面的に形成する。
電体膜１５を形成する。 （Ｒ）その後、同図（Ｒ）に示すように、多結晶シリコ
ンからなるプレート電極１６を全面的に形成する。
【００３０】尚、図３乃至図６に示す製造方法におい
て、図３（Ｂ）に示す工程（Ｂ）の終了後、薄い多結晶
シリコン膜を形成するようにしても良い。図７は該多結
晶シリコン膜２６形成後にレジスト膜２５を形成した状
態を示している。この多結晶シリコン膜２６はサイドウ
ォール２１の形成のための異方性エッチングの際のエッ
チングストッパ及び終点検出手段として利用できる。
て、図３（Ｂ）に示す工程（Ｂ）の終了後、薄い多結晶
シリコン膜を形成するようにしても良い。図７は該多結
晶シリコン膜２６形成後にレジスト膜２５を形成した状
態を示している。この多結晶シリコン膜２６はサイドウ
ォール２１の形成のための異方性エッチングの際のエッ
チングストッパ及び終点検出手段として利用できる。
【００３１】
【発明の効果】本発明スタックトキャパシタ型ＤＲＡＭ
の製造方法は、ビットラインがワードラインよりも上層
でスタックトキャパシタの下部電極よりも下層にされた
スタックトキャパシタ型ＤＲＡＭの製造方法において、
上記ビットラインと半導体基板表面部の拡散層とのコン
タクトであるビットコンタクトを、該層間絶縁膜上にダ
ミー膜を形成し、該ダミー膜のビットコンタクトをとる
べき位置に開口をフォトレジスト膜をマスクとするエッ
チングにより形成し、該開口の内周面にサイドウォール
を形成し、該サイドウォールをマスクとして上記層間絶
縁膜をエッチングすることにより上記開口より径の小さ
な開口を形成し、その後、上記ダミー膜及び上記サイド
ウォールを除去し、しかる後、ビットラインを成し上記
径の小さな開口を通じて上記拡散層と接続される配線層
を形成する方法でとり、上記スタックトキャパシタの下
部電極と半導体基板表面部の別の拡散層とのコンタクト
であるノードコンタクトを、ストレージノードを成す配
線膜の形成後、該配線膜のノードコンタクト形成部に形
成した開口にサイドウォールを形成することにより内径
を小さくしたノードコンタクトホールを形成し、その
後、該ノードコンタクトホールを通じて上記別の拡散層
に接続される下部電極を成す配線膜を形成するという方
法でとることを特徴とするものであり、上記ダミー膜の
形成後、該ダミー膜上に、エッチングストッパ及び終点
検出用多結晶シリコン層を形成するようにしても良い。
の製造方法は、ビットラインがワードラインよりも上層
でスタックトキャパシタの下部電極よりも下層にされた
スタックトキャパシタ型ＤＲＡＭの製造方法において、
上記ビットラインと半導体基板表面部の拡散層とのコン
タクトであるビットコンタクトを、該層間絶縁膜上にダ
ミー膜を形成し、該ダミー膜のビットコンタクトをとる
べき位置に開口をフォトレジスト膜をマスクとするエッ
チングにより形成し、該開口の内周面にサイドウォール
を形成し、該サイドウォールをマスクとして上記層間絶
縁膜をエッチングすることにより上記開口より径の小さ
な開口を形成し、その後、上記ダミー膜及び上記サイド
ウォールを除去し、しかる後、ビットラインを成し上記
径の小さな開口を通じて上記拡散層と接続される配線層
を形成する方法でとり、上記スタックトキャパシタの下
部電極と半導体基板表面部の別の拡散層とのコンタクト
であるノードコンタクトを、ストレージノードを成す配
線膜の形成後、該配線膜のノードコンタクト形成部に形
成した開口にサイドウォールを形成することにより内径
を小さくしたノードコンタクトホールを形成し、その
後、該ノードコンタクトホールを通じて上記別の拡散層
に接続される下部電極を成す配線膜を形成するという方
法でとることを特徴とするものであり、上記ダミー膜の
形成後、該ダミー膜上に、エッチングストッパ及び終点
検出用多結晶シリコン層を形成するようにしても良い。
【００３２】従って、本発明スタックトキャパシタ型Ｄ
ＲＡＭの製造方法によれば、ビットコンタクトを、層間
絶縁膜上にダミー膜を形成し、該ダミー膜にフォトレジ
スト膜をマスクとするエッチングにより開口を形成し、
該開口の内周面にサイドウォールを形成し、該サイドウ
ォールをマスクとする上記層間絶縁膜の選択的エッチン
グにより上記開口より径の小さな開口を形成し、上記ダ
ミー膜及び上記サイドウォールを除去し、その後、ビッ
トラインを成す配線膜を形成する方法でとるので、開口
の内側面にダミー膜の厚さに対応した幅を有するサイド
ウォールを形成することにより内径を必要なだけ小さく
したビットコンタクトホールを形成することができ、フ
ォトレジストを用いての微細加工技術の限界を任意の量
だけ越えて微細化したビットコンタクトホールを形成す
ることができる。
ＲＡＭの製造方法によれば、ビットコンタクトを、層間
絶縁膜上にダミー膜を形成し、該ダミー膜にフォトレジ
スト膜をマスクとするエッチングにより開口を形成し、
該開口の内周面にサイドウォールを形成し、該サイドウ
ォールをマスクとする上記層間絶縁膜の選択的エッチン
グにより上記開口より径の小さな開口を形成し、上記ダ
ミー膜及び上記サイドウォールを除去し、その後、ビッ
トラインを成す配線膜を形成する方法でとるので、開口
の内側面にダミー膜の厚さに対応した幅を有するサイド
ウォールを形成することにより内径を必要なだけ小さく
したビットコンタクトホールを形成することができ、フ
ォトレジストを用いての微細加工技術の限界を任意の量
だけ越えて微細化したビットコンタクトホールを形成す
ることができる。
【００３３】そして、ダミー膜の形成後、該ダミー膜上
にエッチングストッパ及び終点検出用多結晶シリコン層
を形成するようにした場合には、該ダミー膜の開口の内
側面にサイドウォールを形成する異方性エッチングの際
に、その多結晶シリコン層をエッチングストッパ及び終
点検出に用いることができ、サイドウォールを高い信頼
度で形成することができる。
にエッチングストッパ及び終点検出用多結晶シリコン層
を形成するようにした場合には、該ダミー膜の開口の内
側面にサイドウォールを形成する異方性エッチングの際
に、その多結晶シリコン層をエッチングストッパ及び終
点検出に用いることができ、サイドウォールを高い信頼
度で形成することができる。
【００３４】また、ノードコンタクトについても、スト
レージノードを成す配線膜の形成後、該配線膜のノード
コンタクト形成部に形成した開口にサイドウォールを形
成することにより内径を小さくしたノードコンタクトホ
ールを形成し、その後、下部電極を形成するという方法
でコンタクトをとるので、内周面にノードコンタクトを
成す配線膜の厚さに対応した幅を有するサイドウォール
を形成することにより内径を必要なだけ小さくしたノー
ドコンタクトホールを形成することができる。従って、
フォトレジストを用いての微細加工技術の限界を任意の
量だけ越えて微細化したノードコンタクトホールを形成
することができる。
レージノードを成す配線膜の形成後、該配線膜のノード
コンタクト形成部に形成した開口にサイドウォールを形
成することにより内径を小さくしたノードコンタクトホ
ールを形成し、その後、下部電極を形成するという方法
でコンタクトをとるので、内周面にノードコンタクトを
成す配線膜の厚さに対応した幅を有するサイドウォール
を形成することにより内径を必要なだけ小さくしたノー
ドコンタクトホールを形成することができる。従って、
フォトレジストを用いての微細加工技術の限界を任意の
量だけ越えて微細化したノードコンタクトホールを形成
することができる。
【図１】本発明スタックトキャパシタ型ＤＲＡＭの製造
方法の一つの実施例により製造されるスタックトキャパ
シタ型ＤＲＡＭの一例を示す平面図である。
方法の一つの実施例により製造されるスタックトキャパ
シタ型ＤＲＡＭの一例を示す平面図である。
【図２】図１の２−２線に沿う断面図である。
【図３】（Ａ）〜（Ｅ）は本発明スタックトキャパシタ
型ＤＲＡＭの製造方法の一つの実施例の工程（Ａ）〜
（Ｅ）を示す断面図である。
型ＤＲＡＭの製造方法の一つの実施例の工程（Ａ）〜
（Ｅ）を示す断面図である。
【図４】（Ｆ）〜（Ｊ）は上記実施例の工程（Ｆ）〜
（Ｊ）を示す断面図である。
（Ｊ）を示す断面図である。
【図５】（Ｋ）〜（Ｎ）は上記実施例の工程（Ｋ）〜
（Ｎ）を示す断面図である。
（Ｎ）を示す断面図である。
【図６】（Ｏ）〜（Ｒ）は上記実施例の工程（Ｏ）〜
（Ｒ）を示す断面図である。
（Ｒ）を示す断面図である。
【図７】上記実施例と別の実施例を説明するための断面
図である。
図である。
【図８】（Ａ）、（Ｂ）は従来のスタックトキャパシタ
型ＤＰＡＭを示すもので、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ線に沿う断面図である。
型ＤＰＡＭを示すもので、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ線に沿う断面図である。
１・・・半導体基板、４・・・ワードライン、 ６ａ、
６ｂ・・・拡散層、８・・・ビットコンタクトホール、
９（９ａ、９ｂ）・・・ビットライン、１１・・・ノー
ドコンタクトホール、１２・・・ストレージノード（ス
タックトキャパシタの下部電極）、２０・・・開口、２
４・・・開口、２６・・・エッチングストッパ及び終点
検出用多結晶シリコン層。
６ｂ・・・拡散層、８・・・ビットコンタクトホール、
９（９ａ、９ｂ）・・・ビットライン、１１・・・ノー
ドコンタクトホール、１２・・・ストレージノード（ス
タックトキャパシタの下部電極）、２０・・・開口、２
４・・・開口、２６・・・エッチングストッパ及び終点
検出用多結晶シリコン層。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/2842
H01L 27/108
Claims (2)
- 【請求項１】 ビットラインがワードラインよりも上層
でスタックトキャパシタの下部電極よりも下層にされた
スタックトキャパシタ型ＤＲＡＭの製造方法において、 上記ビットラインと半導体基板表面部の拡散層とのコン
タクトであるビットコンタクトを、該層間絶縁膜上にダ
ミー膜を形成し、該ダミー膜のビットコンタクトをとる
べき位置に開口をフォトレジスト膜をマスクとするエッ
チングにより形成し、該開口の内周面にサイドウォール
を形成し、該サイドウォールをマスクとして上記層間絶
縁膜をエッチングすることにより上記開口より径の小さ
な開口を形成し、その後、上記ダミー膜及び上記サイド
ウォールを除去し、しかる後、ビットラインを成し上記
径の小さな開口を通じて上記拡散層と接続される配線層
を形成する方法でとり、 上記スタックトキャパシタの下部電極と半導体基板表面
部の別の拡散層とのコンタクトであるノードコンタクト
を、ストレージノードを成す配線膜の形成後、該配線膜
のノードコンタクト形成部に形成した開口内にサイドウ
ォールを形成することにより内径を小さくしたノードコ
ンタクトホールを形成し、その後、該ノードコンタクト
ホールを通じて上記別の拡散層に接続される下部電極を
成す配線膜を形成するという方法でとることを特徴とす
るスタックトキャパシタ型ＤＲＡＭの製造方法。 - 【請求項２】 ビットラインがワードラインよりも上層
でスタックトキャパシタの下部電極よりも下層にされた
スタックトキャパシタ型ＤＲＡＭの製造方法において、 上記ビットラインと半導体基板表面部の拡散層とのコン
タクトであるビットコンタクトを、該層間絶縁膜上にダ
ミー膜を形成し、該ダミー膜上にエッチングストッパ及
び終点検出用多結晶シリコン層を形成し、上記ダミー膜
及び該エッチングストッパ及び終点検出用多結晶シリコ
ン層のビットコンタクトをとるべき位置に開口をフォト
レジスト膜をマスクとするエッチングにより形成し、該
開口の内周面にサイドウォールを形成し、該サイドウォ
ールをマスクとして上記層間絶縁膜をエッチングするこ
とにより上記開口より径の小さな開口を形成し、その
後、上記ダミー膜及び上記サイドウォールを除去し、し
かる後、ビットラインを成し上記径の小さな開口を通じ
て上記拡散層と接続される配線層を形成する方法でと
り、 上記スタックトキャパシタの下部電極と半導体基板表面
部の別の拡散層とのコンタクトであるノードコンタクト
を、ストレージノードを成す配線膜の形成後、該配線膜
のノードコンタクト形成部に形成した開口内にサイドウ
ォールを形成することにより内径を小さくしたノードコ
ンタクトホールを形成し、その後、該ノードコンタクト
ホールを通じて上記別の拡散層に接続される下部電極を
成す配線膜を形成するという方法でとることを特徴とす
るスタックトキャパシタ型ＤＲＡＭの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000256456A JP3374837B2 (ja) | 2000-07-24 | 2000-07-24 | スタックトキャパシタ型ｄｒａｍの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000256456A JP3374837B2 (ja) | 2000-07-24 | 2000-07-24 | スタックトキャパシタ型ｄｒａｍの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22405190A Division JP3165693B2 (ja) | 1990-08-25 | 1990-08-25 | スタックトキャパシタ型ｄｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001077332A JP2001077332A (ja) | 2001-03-23 |
| JP3374837B2 true JP3374837B2 (ja) | 2003-02-10 |
Family
ID=18745067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000256456A Expired - Fee Related JP3374837B2 (ja) | 2000-07-24 | 2000-07-24 | スタックトキャパシタ型ｄｒａｍの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3374837B2 (ja) |
-
2000
- 2000-07-24 JP JP2000256456A patent/JP3374837B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001077332A (ja) | 2001-03-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |