JP2593524B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置の製造方法に関し、特に溝型キ
ャパシタを備えた半導体装置の製造方法に関する。
ャパシタを備えた半導体装置の製造方法に関する。
（従来の技術） 半導体集積回路においては、小さな面積でかつ大きな
容量のキャパシタを構成する場合、半導体基板に溝を形
成し、この溝を利用してキャパシタを形成することが行
われている。
容量のキャパシタを構成する場合、半導体基板に溝を形
成し、この溝を利用してキャパシタを形成することが行
われている。
このような溝型キャパシタの断面構造を第２図に示
す。図において、１はＰ型半導体基板、２はN-型拡散
層、３は絶縁膜、４は多結晶シリコン層である。キャパ
シタは、拡散層２および多結晶シリコン層４を両電極と
し、絶縁膜３を誘電体膜として構成される。６は基体表
面の平坦化のために溝内に埋め込み形成された多結晶シ
リコン層であり、この多結晶シリコン層６と多結晶シリ
コン層４とは絶縁膜５によって電気的に絶縁されてい
る。また、７は層間絶縁膜である。
す。図において、１はＰ型半導体基板、２はN-型拡散
層、３は絶縁膜、４は多結晶シリコン層である。キャパ
シタは、拡散層２および多結晶シリコン層４を両電極と
し、絶縁膜３を誘電体膜として構成される。６は基体表
面の平坦化のために溝内に埋め込み形成された多結晶シ
リコン層であり、この多結晶シリコン層６と多結晶シリ
コン層４とは絶縁膜５によって電気的に絶縁されてい
る。また、７は層間絶縁膜である。
多結晶シリコン層６を図示のように埋め込み形成する
場合には、まず第３図（Ａ）に示すように、多結晶シリ
コン層４上に絶縁膜５を形成した後、その絶縁膜５上に
多結晶シリコン層６を溝を埋め込むようにして形成す
る。次いで、第３図（Ｂ）に示すように、絶縁膜５をエ
ッチングのストッパー材として多結晶シリコン層６を異
方性エッチングによりエッチング除去し、多結晶シリコ
ン層６を溝内部にのみ残存させる。次いで、キャパシタ
電極となる多結晶シリコン層４をパターニングするため
にまず多結晶シリコン層４表面の絶縁膜５をウェットエ
ッチングで除去するが、この場合、破線A,Bに示すよう
に、多結晶シリコン層４と６の間にある絶縁層５の表面
部もオーバーエッチングされる。この後、多結晶シリコ
ン層４および６を熱酸化して層間絶縁膜を形成するが、
図示のように多結晶シリコン層4,6はその表面だけでな
く側面も露出されているので、その側面からの酸化によ
って多結晶シリコン層4,6に力が加わり、破線A,Bで示し
た領域に強いストレスが生じる。この結果、基板１は多
結晶シリコン層６の応力によってその溝近傍部に結晶欠
陥（×印で図示）が生じ易くなり、リーク等の問題が発
生する。
場合には、まず第３図（Ａ）に示すように、多結晶シリ
コン層４上に絶縁膜５を形成した後、その絶縁膜５上に
多結晶シリコン層６を溝を埋め込むようにして形成す
る。次いで、第３図（Ｂ）に示すように、絶縁膜５をエ
ッチングのストッパー材として多結晶シリコン層６を異
方性エッチングによりエッチング除去し、多結晶シリコ
ン層６を溝内部にのみ残存させる。次いで、キャパシタ
電極となる多結晶シリコン層４をパターニングするため
にまず多結晶シリコン層４表面の絶縁膜５をウェットエ
ッチングで除去するが、この場合、破線A,Bに示すよう
に、多結晶シリコン層４と６の間にある絶縁層５の表面
部もオーバーエッチングされる。この後、多結晶シリコ
ン層４および６を熱酸化して層間絶縁膜を形成するが、
図示のように多結晶シリコン層4,6はその表面だけでな
く側面も露出されているので、その側面からの酸化によ
って多結晶シリコン層4,6に力が加わり、破線A,Bで示し
た領域に強いストレスが生じる。この結果、基板１は多
結晶シリコン層６の応力によってその溝近傍部に結晶欠
陥（×印で図示）が生じ易くなり、リーク等の問題が発
生する。
また、多結晶シリコン層６を溝内部にのみ残存させる
ためのエッチングの際には多結晶シリコン層４の表面に
そのエッチングによるダメージが入るので、この多結晶
シリコン層４を熱酸化して形成した層間絶縁膜の耐圧は
充分なものではない。
ためのエッチングの際には多結晶シリコン層４の表面に
そのエッチングによるダメージが入るので、この多結晶
シリコン層４を熱酸化して形成した層間絶縁膜の耐圧は
充分なものではない。
さらに、従来の製造方法では多結晶シリコン層６をエ
ッチング除去する際のストッパーとして絶縁膜５を一旦
形成し、その後多結晶シリコン層４のパターニングのた
めにその絶縁膜５を除去するという工程が必要であり、
製造工程が複雑となる欠点があった。
ッチング除去する際のストッパーとして絶縁膜５を一旦
形成し、その後多結晶シリコン層４のパターニングのた
めにその絶縁膜５を除去するという工程が必要であり、
製造工程が複雑となる欠点があった。
（発明が解決しようとする課題） この発明は前述の事情に鑑みてなされたもので、従来
の製造方法では結晶欠陥、および層間耐圧の劣化が生じ
易く、また製造工程が複雑であった点を改善し、結晶欠
陥および層間耐圧の劣化を防ぎ、かつ製造工程の簡易化
を図ることができる半導体装置の製造方法を提供するこ
とを目的とする。
の製造方法では結晶欠陥、および層間耐圧の劣化が生じ
易く、また製造工程が複雑であった点を改善し、結晶欠
陥および層間耐圧の劣化を防ぎ、かつ製造工程の簡易化
を図ることができる半導体装置の製造方法を提供するこ
とを目的とする。
［発明の構成］ （課題を解決するための手段） この発明による半導体装置の製造方法にあっては、半
導体基板を選択的にエッチングしてその半導体基板に溝
を形成する工程と、前記溝の側面および底面に導電性の
第１の層を形成する工程と、前記第１の層上および前記
半導体基板上に絶縁性の第２の層を形成する工程と、前
記第２の層上に導電性の第３の層を形成する工程と、前
記第３の層をパターニングしてキャパシタ用電極を形成
する工程と、前記キャパシタ用電極を被覆する絶縁性の
第４の層を形成する工程と、前記溝を埋め込むように前
記第４の層上に第５の層を形成する工程と、前記第５の
層が前記溝内にのみ残存するように前記第５の層をエッ
チングする工程と、前記第５の層上に絶縁性の第６の層
を形成する工程とを具備することを特徴とする。
導体基板を選択的にエッチングしてその半導体基板に溝
を形成する工程と、前記溝の側面および底面に導電性の
第１の層を形成する工程と、前記第１の層上および前記
半導体基板上に絶縁性の第２の層を形成する工程と、前
記第２の層上に導電性の第３の層を形成する工程と、前
記第３の層をパターニングしてキャパシタ用電極を形成
する工程と、前記キャパシタ用電極を被覆する絶縁性の
第４の層を形成する工程と、前記溝を埋め込むように前
記第４の層上に第５の層を形成する工程と、前記第５の
層が前記溝内にのみ残存するように前記第５の層をエッ
チングする工程と、前記第５の層上に絶縁性の第６の層
を形成する工程とを具備することを特徴とする。
（作用） この製造方法によれば、第３の層をパターニングして
キャパシタ電極を形成した後に第４の層を形成している
ので、第３の層のパターニングのために第４の層を除去
する必要がない。このため、溝内部に埋込み形成される
第５の層は、従来のようにその側面が露出されることが
なく、その表面だけが露出された形状になる。したがっ
て、第６の層を形成するために熱酸化を行なっても第５
の層は上から酸化されるだけなので、第５の層にストレ
スは加わらず、結晶欠陥の発生を押えることができる。
また、第４の層をエッチングしないことで、第３の層に
はエッチング等によるダメージは何等加わらない。この
ため、第３の層上には、絶縁耐圧の良好な第４の層を形
成することができる。さらに、第４の層は、第５の層を
パターニングする際のエッチングのストッパー材、およ
び層間絶縁膜として作用するので、そのストッパー材と
して別の膜を形成する必要がなく製造工程の簡易化が実
現できる。
キャパシタ電極を形成した後に第４の層を形成している
ので、第３の層のパターニングのために第４の層を除去
する必要がない。このため、溝内部に埋込み形成される
第５の層は、従来のようにその側面が露出されることが
なく、その表面だけが露出された形状になる。したがっ
て、第６の層を形成するために熱酸化を行なっても第５
の層は上から酸化されるだけなので、第５の層にストレ
スは加わらず、結晶欠陥の発生を押えることができる。
また、第４の層をエッチングしないことで、第３の層に
はエッチング等によるダメージは何等加わらない。この
ため、第３の層上には、絶縁耐圧の良好な第４の層を形
成することができる。さらに、第４の層は、第５の層を
パターニングする際のエッチングのストッパー材、およ
び層間絶縁膜として作用するので、そのストッパー材と
して別の膜を形成する必要がなく製造工程の簡易化が実
現できる。
（実施例） 以下、図面を参照してこの発明の実施例を１トランジ
スタ１キャパシタ型のメモリセルを有する半導体装置の
製造方法について説明する。
スタ１キャパシタ型のメモリセルを有する半導体装置の
製造方法について説明する。
第１図はこの発明の一実施例に係る半導体装置の製造
工程を示す断面図である。まず第１図（Ａ）に示すよう
に、Ｐ型シリコン基板101の表面に素子分離用のフィー
ルド酸化膜102を形成する。次に、基板101の表面に通常
のホトリソグラフィ技術およびイオン注入技術を用いて
N-型拡散層103を図示のように選択的に形成する。次
に、CVD−SiO2膜104を堆積した後、その所定領域に開口
104aを形成する。そして、CVD−SiO2膜104をマスクとし
て基板101を例えばRIE（反応性イオンエッチング）によ
りエッチングして、第１図（Ｂ）に示すような３μｍ程
度の深さの溝105を形成する。
工程を示す断面図である。まず第１図（Ａ）に示すよう
に、Ｐ型シリコン基板101の表面に素子分離用のフィー
ルド酸化膜102を形成する。次に、基板101の表面に通常
のホトリソグラフィ技術およびイオン注入技術を用いて
N-型拡散層103を図示のように選択的に形成する。次
に、CVD−SiO2膜104を堆積した後、その所定領域に開口
104aを形成する。そして、CVD−SiO2膜104をマスクとし
て基板101を例えばRIE（反応性イオンエッチング）によ
りエッチングして、第１図（Ｂ）に示すような３μｍ程
度の深さの溝105を形成する。
次に、第１図（Ｃ）に示すように、N-型不純物の拡散
源として例えばPSG膜106を溝105の内面を含む全表面に
堆積させる。次に、これを熱処理することにより、溝10
5の底面および側面にN-型拡散層107を形成する。
源として例えばPSG膜106を溝105の内面を含む全表面に
堆積させる。次に、これを熱処理することにより、溝10
5の底面および側面にN-型拡散層107を形成する。
次に第１図（Ｄ）に示すように、PSG膜106およびCVD
−SiO2膜104をエッチング除去した後、熱酸化を行なっ
て溝105の内面および基板101の表面に膜厚が200Å程度
の酸化膜108を形成する。
−SiO2膜104をエッチング除去した後、熱酸化を行なっ
て溝105の内面および基板101の表面に膜厚が200Å程度
の酸化膜108を形成する。
次に第１図（Ｅ）に示すように、全面に例えば2000Å
の多結晶シリコン膜109を堆積してこれに不純物をドー
プした後、キャパシタ電極を形成するために多結晶シリ
コン膜109をパターニングする。この後、多結晶シリコ
ン膜109を熱酸化し、1000Å程度の層間絶縁膜110を形成
する。そして、この層間絶縁膜110全面に6000Å程度の
多結晶シリコン膜111を堆積した後、多結晶シリコン層1
11をドライエッチングして溝105内にのみ残存させる。
の多結晶シリコン膜109を堆積してこれに不純物をドー
プした後、キャパシタ電極を形成するために多結晶シリ
コン膜109をパターニングする。この後、多結晶シリコ
ン膜109を熱酸化し、1000Å程度の層間絶縁膜110を形成
する。そして、この層間絶縁膜110全面に6000Å程度の
多結晶シリコン膜111を堆積した後、多結晶シリコン層1
11をドライエッチングして溝105内にのみ残存させる。
最後に、第１図（Ｆ）では以下の処理がなされる。ま
ず、基板101上の酸化膜108を除去して基板101の表面を
露出させた後、熱酸化を行なってその露出した基板101
上および溝105内に残置させられた多結晶シリコン層111
上にゲート酸化膜112を形成する。そして、この酸化膜1
12上に多結晶シリコン膜113を堆積してこれに不純物を
ドープした後、多結晶シリコン膜113を選択的にエッチ
ングしてゲート電極を形成する。次いで、通常のイオン
注入技術によりソースおよびドレイン領域となるN-拡散
層114a,114bを形成する。
ず、基板101上の酸化膜108を除去して基板101の表面を
露出させた後、熱酸化を行なってその露出した基板101
上および溝105内に残置させられた多結晶シリコン層111
上にゲート酸化膜112を形成する。そして、この酸化膜1
12上に多結晶シリコン膜113を堆積してこれに不純物を
ドープした後、多結晶シリコン膜113を選択的にエッチ
ングしてゲート電極を形成する。次いで、通常のイオン
注入技術によりソースおよびドレイン領域となるN-拡散
層114a,114bを形成する。
以上詳述したように、本実施例ではキャパシタ電極と
なる多結晶シリコン層109をパターニングした後に層間
絶縁膜110を形成して、その後に溝105を多結晶シリコン
膜111で埋め込むようにしている。したがって、多結晶
シリコン膜111の側面は従来のように露出されず、その
表面だけが露出された形状になる。このため、多結晶シ
リコン膜111は上から酸化されるだけなので、多結晶シ
リコン膜111に強いストレスが加わるのを防止すること
ができ、結晶欠陥の発生を押えることができる。
なる多結晶シリコン層109をパターニングした後に層間
絶縁膜110を形成して、その後に溝105を多結晶シリコン
膜111で埋め込むようにしている。したがって、多結晶
シリコン膜111の側面は従来のように露出されず、その
表面だけが露出された形状になる。このため、多結晶シ
リコン膜111は上から酸化されるだけなので、多結晶シ
リコン膜111に強いストレスが加わるのを防止すること
ができ、結晶欠陥の発生を押えることができる。
また、多結晶シリコン膜109はエッチングによる損傷
がないため、良好な耐圧の層間絶縁膜110を形成するこ
とができる。また、層間絶縁膜が110が多結晶シリコン
膜111を溝105内に残置させる際のドライエッチングのス
トッパーの役目もしているので、ストッパーとして別の
膜の形成および除去を必要としないため、従来工程に比
べ製造工程の簡易化を図ることができる。
がないため、良好な耐圧の層間絶縁膜110を形成するこ
とができる。また、層間絶縁膜が110が多結晶シリコン
膜111を溝105内に残置させる際のドライエッチングのス
トッパーの役目もしているので、ストッパーとして別の
膜の形成および除去を必要としないため、従来工程に比
べ製造工程の簡易化を図ることができる。
尚、溝内に埋め込む膜としては、多結晶シリコン膜11
1の他に、スピン塗布法により形成したシリコン酸化膜
（スピンオングラス膜）を用いることもできる。また、
キャパシタの誘電体膜となる酸化膜108の代わりに、シ
リコン酸化膜、シリコン窒化膜、およびシリコン酸化膜
よりなる３層構造の膜を使用してもよい。このようにシ
リコン窒化膜を利用した絶縁膜は高い誘電率が得られる
ので、より大きな容量を得ることができる。
1の他に、スピン塗布法により形成したシリコン酸化膜
（スピンオングラス膜）を用いることもできる。また、
キャパシタの誘電体膜となる酸化膜108の代わりに、シ
リコン酸化膜、シリコン窒化膜、およびシリコン酸化膜
よりなる３層構造の膜を使用してもよい。このようにシ
リコン窒化膜を利用した絶縁膜は高い誘電率が得られる
ので、より大きな容量を得ることができる。
［発明の効果］ 以上のようにこの発明によれば、溝型キャパシタを有
する半導体装置における結晶欠陥の発生、層間耐圧の劣
化を防止することができると共に、製造工程の簡易化を
図ることができる。
する半導体装置における結晶欠陥の発生、層間耐圧の劣
化を防止することができると共に、製造工程の簡易化を
図ることができる。
第１図はこの発明の一実施例に係る半導体装置の製造方
法を示す断面図、第２図および第３図は従来の製造方法
を説明するための断面図である。 101……Ｐ型半導体基板、105……溝、107……N-拡散
層、108……酸化膜、109,111……多結晶シリコン膜、11
0……層間絶縁膜、112……ゲート酸化膜。
法を示す断面図、第２図および第３図は従来の製造方法
を説明するための断面図である。 101……Ｐ型半導体基板、105……溝、107……N-拡散
層、108……酸化膜、109,111……多結晶シリコン膜、11
0……層間絶縁膜、112……ゲート酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 幸山 裕亮 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭61−152062（ＪＰ，Ａ) 特開 昭60−253263（ＪＰ，Ａ) 特開 昭62−84543（ＪＰ，Ａ) 特開 昭61−127158（ＪＰ，Ａ)
Claims (3)
- 【請求項１】溝型キャパシタとMOSトランジスタとから
構成されるメモリセルを含む半導体装置の製造方法にお
いて、 半導体基板を選択的にエッチングして前記溝型キャパシ
タの形成予定領域に溝を形成する工程と、 前記溝の内面および前記半導体基板上に前記溝型キャパ
シタの誘電体膜となる絶縁層を形成する工程と、 前記絶縁層上に導電層を形成する工程と、 前記導電層をパターニングしてキャパシタ用電極を形成
する工程と、 このキャパシタ用電極形成のためのパターニング工程
後、前記パターニングされたキャパシタ用電極の表面お
よび側面を被覆する層間絶縁膜を形成する工程と、 前記層間絶縁膜上に前記溝を埋め込むための埋め込み層
を形成する工程と、 前記埋め込み層が前記溝内にのみ残存するように前記埋
め込み層をエッチングする工程と、 前記MOSトランジスタ形成予定領域の前記半導体基板表
面を露出させ、熱酸化によって、前記埋め込み層表面に
酸化膜を形成すると共に前記露出された半導体基板表面
にゲート酸化膜を形成する工程と、 前記半導体基板表面の酸化膜上にゲート電極層を形成す
ると共に、前記埋め込み層表面の酸化膜上にその酸化膜
が被覆されるようにゲート電極層を形成する工程と、 イオン注入によって前記MOSトランジスタのソースおよ
びドレイン領域を形成する工程とを具備することを特徴
とする半導体装置の製造方法。 - 【請求項２】前記溝型キャパシタの誘電体膜となる絶縁
層は、シリコン酸化膜、シリコン窒化膜、およびシリコ
ン酸化膜より成る３層構造であることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】前記埋め込み層は多結晶シリコン層である
ことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (3)
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|---|---|---|---|
| JP63185083A JP2593524B2 (ja) | 1988-07-25 | 1988-07-25 | 半導体装置の製造方法 |
| KR1019890019283A KR930001658B1 (ko) | 1988-07-25 | 1989-12-22 | 반도체장치의 제조방법 |
| US07/469,055 US5066609A (en) | 1988-07-25 | 1990-01-23 | Method of manufacturing a semiconductor device including a trench capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185083A JP2593524B2 (ja) | 1988-07-25 | 1988-07-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0234962A JPH0234962A (ja) | 1990-02-05 |
| JP2593524B2 true JP2593524B2 (ja) | 1997-03-26 |
Family
ID=16164527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185083A Expired - Lifetime JP2593524B2 (ja) | 1988-07-25 | 1988-07-25 | 半導体装置の製造方法 |
Country Status (3)
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| JP (1) | JP2593524B2 (ja) |
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| JPS57204133A (en) * | 1981-06-10 | 1982-12-14 | Hitachi Ltd | Manufacture of semiconductor integrated circuit |
| JPS58137245A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 大規模半導体メモリ |
| US4472212A (en) * | 1982-02-26 | 1984-09-18 | At&T Bell Laboratories | Method for fabricating a semiconductor device |
| JPS5961045A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0666436B2 (ja) * | 1983-04-15 | 1994-08-24 | 株式会社日立製作所 | 半導体集積回路装置 |
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| KR900000170B1 (ko) * | 1984-06-05 | 1990-01-23 | 가부시끼가이샤 도오시바 | 다이내믹형 메모리셀과 그 제조방법 |
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| JPS6464316A (en) * | 1987-09-04 | 1989-03-10 | Toshiba Corp | Manufacture of semiconductor device |
| JPH026620A (ja) * | 1988-03-23 | 1990-01-10 | Nippon Steel Corp | ピッチ系炭素繊維およびその製造方法 |
-
1988
- 1988-07-25 JP JP63185083A patent/JP2593524B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-22 KR KR1019890019283A patent/KR930001658B1/ko not_active IP Right Cessation
-
1990
- 1990-01-23 US US07/469,055 patent/US5066609A/en not_active Expired - Lifetime
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|---|---|
| KR910013507A (ko) | 1991-08-08 |
| US5066609A (en) | 1991-11-19 |
| JPH0234962A (ja) | 1990-02-05 |
| KR930001658B1 (ko) | 1993-03-08 |
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