JPH09270461A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09270461A JPH09270461A JP8076320A JP7632096A JPH09270461A JP H09270461 A JPH09270461 A JP H09270461A JP 8076320 A JP8076320 A JP 8076320A JP 7632096 A JP7632096 A JP 7632096A JP H09270461 A JPH09270461 A JP H09270461A
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Abstract
(57)【要約】
【課題】 ビット線と半導体基板を接続するための導電
体とゲ−ト電極との電気的な短絡を防止して、高集積度
の半導体装置を得る。 【解決手段】 半導体基板１上の第１の配線層４と第２
の配線層１９との間に、第１の絶縁膜層５と第２の絶縁
膜層９のエッチング速度が、第３の絶縁膜層１０のエッ
チング速度よりも遅い３層の絶縁膜層を形成する。
体とゲ−ト電極との電気的な短絡を防止して、高集積度
の半導体装置を得る。 【解決手段】 半導体基板１上の第１の配線層４と第２
の配線層１９との間に、第１の絶縁膜層５と第２の絶縁
膜層９のエッチング速度が、第３の絶縁膜層１０のエッ
チング速度よりも遅い３層の絶縁膜層を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に半導体基板とその上部に形成された配線層とを
電気的に接続するために形成された、コンタクトホ−ル
に関するものである。
し、特に半導体基板とその上部に形成された配線層とを
電気的に接続するために形成された、コンタクトホ−ル
に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Randam Access Memo
ry）などの高集積化にみられるように、近年、半導体装
置は高集積化が進み、半導体装置に組み込まれる素子の
高集積化に伴って配線層がますます微細化されるととも
に、さらに微細なメモリセルを形成することが求められ
てきている。
ry）などの高集積化にみられるように、近年、半導体装
置は高集積化が進み、半導体装置に組み込まれる素子の
高集積化に伴って配線層がますます微細化されるととも
に、さらに微細なメモリセルを形成することが求められ
てきている。
【０００３】図１６は、従来のＤＲＡＭを示す断面図で
ある。図において、１は半導体基板、２はこの半導体基
板１の表面部分に形成された分離酸化膜、３は前記半導
体基板１の主表面上に形成されたゲ−ト酸化膜、４はこ
のゲ−ト酸化膜３上に形成されたワ−ド線で、このＤＲ
ＡＭのゲ−ト電極でもある。前記分離酸化膜２を境界と
して、図中左側が記憶素子領域７０Ａであり、図中右側
が周辺回路領域７０Ｂである。
ある。図において、１は半導体基板、２はこの半導体基
板１の表面部分に形成された分離酸化膜、３は前記半導
体基板１の主表面上に形成されたゲ−ト酸化膜、４はこ
のゲ−ト酸化膜３上に形成されたワ−ド線で、このＤＲ
ＡＭのゲ−ト電極でもある。前記分離酸化膜２を境界と
して、図中左側が記憶素子領域７０Ａであり、図中右側
が周辺回路領域７０Ｂである。
【０００４】そして、５は前記ゲ−ト電極４上に形成さ
れた反射防止膜であって、前記ゲ−ト電極４よりも、露
光光に対する反射率が低い。この反射防止膜５によっ
て、これの上部にレジストパタ−ンがより微細に形成さ
れ、その結果、より微細なワ−ド線４が形成される。８
は、前記ゲ−ト酸化膜３とゲ−ト電極４と反射防止膜５
の側面に形成されたサイドウォ−ルスペ−サであって、
前記ゲ−ト酸化膜３とゲ−ト電極４と反射防止膜５とサ
イドウォ−ルスペ−サ８と前記半導体基板１の表面部分
に形成されたソ−ス・ドレインである不純物拡散領域７
とで、トランジスタ５０が形成されている。分離酸化膜
２上にも、ワ−ド線４と反射防止膜５との側壁にサイド
ウォ−ルスペ−サ８が形成されている。
れた反射防止膜であって、前記ゲ−ト電極４よりも、露
光光に対する反射率が低い。この反射防止膜５によっ
て、これの上部にレジストパタ−ンがより微細に形成さ
れ、その結果、より微細なワ−ド線４が形成される。８
は、前記ゲ−ト酸化膜３とゲ−ト電極４と反射防止膜５
の側面に形成されたサイドウォ−ルスペ−サであって、
前記ゲ−ト酸化膜３とゲ−ト電極４と反射防止膜５とサ
イドウォ−ルスペ−サ８と前記半導体基板１の表面部分
に形成されたソ−ス・ドレインである不純物拡散領域７
とで、トランジスタ５０が形成されている。分離酸化膜
２上にも、ワ−ド線４と反射防止膜５との側壁にサイド
ウォ−ルスペ−サ８が形成されている。
【０００５】そして、１０は前記トランジスタ５０上に
形成された絶縁膜であって、この上に形成された配線層
であるビット線１９は、コンタクトホ−ル３１内の導電
体１７によって、不純物拡散領域７と電気的に接続され
ている。周辺回路領域７０Ｂにおいても、コンタクトホ
−ル１６内の導電体１８によって、配線層２０と不純物
拡散領域７とが電気的に接続されている。
形成された絶縁膜であって、この上に形成された配線層
であるビット線１９は、コンタクトホ−ル３１内の導電
体１７によって、不純物拡散領域７と電気的に接続され
ている。周辺回路領域７０Ｂにおいても、コンタクトホ
−ル１６内の導電体１８によって、配線層２０と不純物
拡散領域７とが電気的に接続されている。
【０００６】そして、２１はこの絶縁膜１０の上に形成
された絶縁膜であって、その上にはスト−リッジノ−ド
２３と誘電体膜２４とセルプレ−ト２５からなるコンデ
ンサ５１が形成されており、このコンデンサ５１のスト
−リッジノ−ド２３は、コンタクトホ−ル３６内に形成
された導電体２２によって、不純物拡散層７と電気的に
接続されている。このコンデンサ５１の上には、さらに
絶縁膜３５が形成されており、その上には配線層２６が
形成されていて、この断面以外のところで、内部配線と
電気的に接続されている。周辺回路領域においては、コ
ンタクトホ−ル２４を介して、この配線層２６と不純物
拡散領域７とが電気的に接続されている。
された絶縁膜であって、その上にはスト−リッジノ−ド
２３と誘電体膜２４とセルプレ−ト２５からなるコンデ
ンサ５１が形成されており、このコンデンサ５１のスト
−リッジノ−ド２３は、コンタクトホ−ル３６内に形成
された導電体２２によって、不純物拡散層７と電気的に
接続されている。このコンデンサ５１の上には、さらに
絶縁膜３５が形成されており、その上には配線層２６が
形成されていて、この断面以外のところで、内部配線と
電気的に接続されている。周辺回路領域においては、コ
ンタクトホ−ル２４を介して、この配線層２６と不純物
拡散領域７とが電気的に接続されている。
【０００７】従来の半導体装置は上記のように構成さ
れ、トランジスタ５０のオン、オフにしたがって、コン
デンサ５１に電荷が蓄積されたり、コンデンサ５１に蓄
積された電荷がビット線１９に読み出されたりする。
れ、トランジスタ５０のオン、オフにしたがって、コン
デンサ５１に電荷が蓄積されたり、コンデンサ５１に蓄
積された電荷がビット線１９に読み出されたりする。
【０００８】
【発明が解決しようとする課題】上記のような従来の半
導体装置では、スタックト型のＤＲＡＭにおいて、ビッ
ト線１９と不純物拡散領域７とを電気的に接続するため
の導電体１７はゲ−ト電極４を避けて形成しなければな
らないが、メモリセルの微細化にともなって、ゲ−ト電
極４を避けて導電体１７を形成することが困難になり、
図１７に示すように、導電体１７を形成するためのコン
タクトホ−ル３１形成時にサイドウォ−ルスペ−サ８ま
でエッチングされてしまい、その結果、導電体１７とゲ
−ト電極４が電気的に接触して、ビット線１９とゲ−ト
電極４が電気的に短絡するという問題があった。またコ
ンデンサ５１のスト−リッジノ−ド２３と不純物拡散層
７を電気的に接続する導電体２２とトランジスタ５０と
に関しても、同じ理由により、導電体２２とゲ−ト電極
４が電気的に接触して、スト−リッジノ−ド２３とゲ−
ト電極４が電気的に短絡するという問題があった。
導体装置では、スタックト型のＤＲＡＭにおいて、ビッ
ト線１９と不純物拡散領域７とを電気的に接続するため
の導電体１７はゲ−ト電極４を避けて形成しなければな
らないが、メモリセルの微細化にともなって、ゲ−ト電
極４を避けて導電体１７を形成することが困難になり、
図１７に示すように、導電体１７を形成するためのコン
タクトホ−ル３１形成時にサイドウォ−ルスペ−サ８ま
でエッチングされてしまい、その結果、導電体１７とゲ
−ト電極４が電気的に接触して、ビット線１９とゲ−ト
電極４が電気的に短絡するという問題があった。またコ
ンデンサ５１のスト−リッジノ−ド２３と不純物拡散層
７を電気的に接続する導電体２２とトランジスタ５０と
に関しても、同じ理由により、導電体２２とゲ−ト電極
４が電気的に接触して、スト−リッジノ−ド２３とゲ−
ト電極４が電気的に短絡するという問題があった。
【０００９】この発明は、かかる問題点を解決するため
になされたものであり、本発明の１の目的は、ゲ−ト電
極とビット線が電気的に短絡することの無い高集積度の
半導体装置を提供することであり、本発明の他の目的
は、ゲ−ト電極とスト−リッジノ−ドが電気的に短絡す
ることの無い高集積度の半導体装置を提供することであ
る。
になされたものであり、本発明の１の目的は、ゲ−ト電
極とビット線が電気的に短絡することの無い高集積度の
半導体装置を提供することであり、本発明の他の目的
は、ゲ−ト電極とスト−リッジノ−ドが電気的に短絡す
ることの無い高集積度の半導体装置を提供することであ
る。
【００１０】
【課題を解決するための手段】請求項１に記載の半導体
装置は、半導体基板上の２層の配線層の間に、下層と中
層の絶縁膜層のエッチング速度が、上層の絶縁膜層のエ
ッチング速度よりも遅い３層の絶縁膜層を備えるととも
に、エッチングにより形成されたコンタクトホ−ルを介
して、上層の配線層と半導体基板を接続するとともに下
層の配線層と電気的に絶縁された導電体を備えている。
装置は、半導体基板上の２層の配線層の間に、下層と中
層の絶縁膜層のエッチング速度が、上層の絶縁膜層のエ
ッチング速度よりも遅い３層の絶縁膜層を備えるととも
に、エッチングにより形成されたコンタクトホ−ルを介
して、上層の配線層と半導体基板を接続するとともに下
層の配線層と電気的に絶縁された導電体を備えている。
【００１１】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置において、下層の配線層と下層の絶
縁膜層の間に、さらに絶縁膜層を備えている。
に記載の半導体装置において、下層の配線層と下層の絶
縁膜層の間に、さらに絶縁膜層を備えている。
【００１２】請求項３に記載の半導体装置は、請求項１
に記載の半導体装置において、半導体基板と中層の絶縁
膜層の間に、さらに絶縁膜層を備えている。
に記載の半導体装置において、半導体基板と中層の絶縁
膜層の間に、さらに絶縁膜層を備えている。
【００１３】請求項４に記載の半導体装置は、請求項１
ないし請求項３に記載の半導体装置において、下層の絶
縁膜層を半導体基板の主表面上に投影した形状が、下層
の配線層を半導体基板の主表面上に投影した形状とほぼ
同じである。
ないし請求項３に記載の半導体装置において、下層の絶
縁膜層を半導体基板の主表面上に投影した形状が、下層
の配線層を半導体基板の主表面上に投影した形状とほぼ
同じである。
【００１４】請求項５に記載の半導体装置は、請求項１
ないし請求項４に記載の半導体装置において、下層の絶
縁膜層は、下層の配線層に比較して光の反射を抑制す
る。
ないし請求項４に記載の半導体装置において、下層の絶
縁膜層は、下層の配線層に比較して光の反射を抑制す
る。
【００１５】請求項６に記載の半導体装置は、請求項１
ないし請求項５に記載の半導体装置において、上層の配
線層の上部に形成したさらなる絶縁膜層と、このさらな
る絶縁膜層の上部に形成したさらなる配線層または電極
と、エッチングにより形成されたコンタクトホ−ルを介
して、このさらなる配線層または電極と半導体基板とを
接続するとともに下層の配線層と電気的に絶縁されたさ
らなる導電体とを備えるとともに、下層と中層の絶縁膜
層のエッチング速度が、さらなる絶縁膜層のエッチング
速度に比較して遅い。
ないし請求項５に記載の半導体装置において、上層の配
線層の上部に形成したさらなる絶縁膜層と、このさらな
る絶縁膜層の上部に形成したさらなる配線層または電極
と、エッチングにより形成されたコンタクトホ−ルを介
して、このさらなる配線層または電極と半導体基板とを
接続するとともに下層の配線層と電気的に絶縁されたさ
らなる導電体とを備えるとともに、下層と中層の絶縁膜
層のエッチング速度が、さらなる絶縁膜層のエッチング
速度に比較して遅い。
【００１６】
【発明の実施の形態】以下、図１から図１５を用いて、
この発明の実施の形態について説明する。
この発明の実施の形態について説明する。
【００１７】実施の形態１．図１はこの発明の実施の形
態１における半導体装置を示す断面図である。図１を参
照して、１は半導体基板、２はこの半導体基板１の表面
部分に形成された分離酸化膜、３は前記半導体基板１の
主表面上に形成されたゲ−ト酸化膜、４はこのゲ−ト酸
化膜３上に形成された第１の配線層であるワ−ド線で、
このＤＲＡＭのゲ−ト電極でもある。前記分離酸化膜２
を境界として、図中左側が記憶素子領域７０Ａであり、
図中右側が周辺回路領域７０Ｂである。
態１における半導体装置を示す断面図である。図１を参
照して、１は半導体基板、２はこの半導体基板１の表面
部分に形成された分離酸化膜、３は前記半導体基板１の
主表面上に形成されたゲ−ト酸化膜、４はこのゲ−ト酸
化膜３上に形成された第１の配線層であるワ−ド線で、
このＤＲＡＭのゲ−ト電極でもある。前記分離酸化膜２
を境界として、図中左側が記憶素子領域７０Ａであり、
図中右側が周辺回路領域７０Ｂである。
【００１８】そして、５は前記ゲ−ト電極４上に形成さ
れた第１の絶縁膜層である反射防止膜であって、前記ゲ
−ト電極４よりも、露光光に対する反射率が低い。この
反射防止膜５によって、これの上部にレジストパタ−ン
がより微細に形成され、その結果、より微細なワ−ド線
４が形成される。８は、前記ゲ−ト酸化膜３とゲ−ト電
極４と反射防止膜５の側面に形成されたサイドウォ−ル
スペ−サであって、前記ゲ−ト酸化膜３とゲ−ト電極４
と反射防止膜５とサイドウォ−ルスペ−サ８と前記半導
体基板１の表面部分に形成されたソ−ス・ドレインであ
る不純物拡散領域７とで、トランジスタ５０が形成され
ている。分離酸化膜２上にも、ワ−ド線４と反射防止膜
５との側壁にサイドウォ−ルスペ−サ８が形成されてい
る。
れた第１の絶縁膜層である反射防止膜であって、前記ゲ
−ト電極４よりも、露光光に対する反射率が低い。この
反射防止膜５によって、これの上部にレジストパタ−ン
がより微細に形成され、その結果、より微細なワ−ド線
４が形成される。８は、前記ゲ−ト酸化膜３とゲ−ト電
極４と反射防止膜５の側面に形成されたサイドウォ−ル
スペ−サであって、前記ゲ−ト酸化膜３とゲ−ト電極４
と反射防止膜５とサイドウォ−ルスペ−サ８と前記半導
体基板１の表面部分に形成されたソ−ス・ドレインであ
る不純物拡散領域７とで、トランジスタ５０が形成され
ている。分離酸化膜２上にも、ワ−ド線４と反射防止膜
５との側壁にサイドウォ−ルスペ−サ８が形成されてい
る。
【００１９】９はこのトランジスタ５０上に形成された
第２の絶縁膜層であって、その上には第３の絶縁膜層１
０が形成されており、第１の絶縁膜層５と第２の絶縁膜
層９のエッチング速度が、第３の絶縁膜層１０のエッチ
ング速度に比較して遅い。この第３の絶縁膜層１０上に
形成された第２の配線層であるビット線１９は、第１の
コンタクトホ−ル１５内の第１の導電体１７によって、
不純物拡散領域７と電気的に接続されている。周辺回路
領域７０Ｂにおいても、コンタクトホ−ル１６内の導電
体１８によって、配線層２０と不純物拡散領域７とが電
気的に接続されている。
第２の絶縁膜層であって、その上には第３の絶縁膜層１
０が形成されており、第１の絶縁膜層５と第２の絶縁膜
層９のエッチング速度が、第３の絶縁膜層１０のエッチ
ング速度に比較して遅い。この第３の絶縁膜層１０上に
形成された第２の配線層であるビット線１９は、第１の
コンタクトホ−ル１５内の第１の導電体１７によって、
不純物拡散領域７と電気的に接続されている。周辺回路
領域７０Ｂにおいても、コンタクトホ−ル１６内の導電
体１８によって、配線層２０と不純物拡散領域７とが電
気的に接続されている。
【００２０】そして、２１はこの絶縁膜１０の上に形成
された第６の絶縁膜層であって、その上にはスト−リッ
ジノ−ド２３と誘電体膜２４とセルプレ−ト２５からな
るコンデンサ５１が形成されており、このコンデンサ５
１のスト−リッジノ−ド２３は、第２のコンタクトホ−
ル２２ａ内の第２の導電体２２によって、不純物拡散層
７と電気的に接続されている。このコンデンサ５１の上
には、さらに絶縁膜層３５が形成されており、その上に
は配線層２６が形成されていて、この断面以外のところ
で、内部配線と電気的に接続されている。周辺回路領域
においては、コンタクトホ−ル２４を介して、この配線
層２６と不純物拡散領域７とが電気的に接続されてい
る。
された第６の絶縁膜層であって、その上にはスト−リッ
ジノ−ド２３と誘電体膜２４とセルプレ−ト２５からな
るコンデンサ５１が形成されており、このコンデンサ５
１のスト−リッジノ−ド２３は、第２のコンタクトホ−
ル２２ａ内の第２の導電体２２によって、不純物拡散層
７と電気的に接続されている。このコンデンサ５１の上
には、さらに絶縁膜層３５が形成されており、その上に
は配線層２６が形成されていて、この断面以外のところ
で、内部配線と電気的に接続されている。周辺回路領域
においては、コンタクトホ−ル２４を介して、この配線
層２６と不純物拡散領域７とが電気的に接続されてい
る。
【００２１】次に、図２から図１１を用いて、上記の半
導体装置の製造方法について説明する。図２から図１１
は、図１に示される半導体装置の製造工程の第１工程か
ら第１０工程を示す断面図である。
導体装置の製造方法について説明する。図２から図１１
は、図１に示される半導体装置の製造工程の第１工程か
ら第１０工程を示す断面図である。
【００２２】図２を参照して、半導体基板であるシリコ
ン基板１上にＬＯＣＯＳ法（LocalOxidation of Silico
n）を用いて分離酸化膜２を形成する。次ぎに、シリコ
ン基板１の表面上に二酸化シリコン膜３ａ、不純物を含
有させたポリシリコン膜４ａ、およびＣＶＤ（Chemical
Vapor Deposition）法による、１０〜１００ｎｍの膜
厚を有するシリコンオキシナイトライド（ＳｉＯＮ）膜
または窒化シリコン（Ｓｉ3Ｎ4）膜５ａを順次形成す
る。このシリコンオキシナイトライド膜または窒化シリ
コン膜５ａは、前記不純物を含有させたポリシリコン膜
４ａに比較して光の反射を抑制するとともに、後述する
図５記載の第３の絶縁膜層である二酸化シリコン膜１０
よりもエッチング速度が遅い。そして、このシリコンオ
キシナイトライド膜または窒化シリコン膜５ａ上にレジ
スト６ａを塗布する。
ン基板１上にＬＯＣＯＳ法（LocalOxidation of Silico
n）を用いて分離酸化膜２を形成する。次ぎに、シリコ
ン基板１の表面上に二酸化シリコン膜３ａ、不純物を含
有させたポリシリコン膜４ａ、およびＣＶＤ（Chemical
Vapor Deposition）法による、１０〜１００ｎｍの膜
厚を有するシリコンオキシナイトライド（ＳｉＯＮ）膜
または窒化シリコン（Ｓｉ3Ｎ4）膜５ａを順次形成す
る。このシリコンオキシナイトライド膜または窒化シリ
コン膜５ａは、前記不純物を含有させたポリシリコン膜
４ａに比較して光の反射を抑制するとともに、後述する
図５記載の第３の絶縁膜層である二酸化シリコン膜１０
よりもエッチング速度が遅い。そして、このシリコンオ
キシナイトライド膜または窒化シリコン膜５ａ上にレジ
スト６ａを塗布する。
【００２３】次ぎに図３に示すように、写真製版工程を
経てワ−ド線のパタ−ンを有するレジスト層６を形成す
る。そして、このレジスト層６をマスクとしてエッチン
グすることにより、二酸化シリコンからなるゲ−ト酸化
膜３、不純物を含有させたポリシリコンからなるゲ−ト
電極またはワ−ド線４、および１０〜１００ｎｍの膜厚
を有するシリコンオキシナイトライドまたは窒化シリコ
ンからなる反射防止膜５を形成する。
経てワ−ド線のパタ−ンを有するレジスト層６を形成す
る。そして、このレジスト層６をマスクとしてエッチン
グすることにより、二酸化シリコンからなるゲ−ト酸化
膜３、不純物を含有させたポリシリコンからなるゲ−ト
電極またはワ−ド線４、および１０〜１００ｎｍの膜厚
を有するシリコンオキシナイトライドまたは窒化シリコ
ンからなる反射防止膜５を形成する。
【００２４】そして図４に示すように、レジスト層６を
除去した後、反射防止膜５と分離酸化膜２をマスクにし
てイオン注入を行い、ソ−ス・ドレインとなる不純物拡
散層７を形成する。次ぎに、二酸化シリコンをＣＶＤな
どで全面に堆積した後、異方性エッチングにより全面に
エッチバックして、ゲ−ト酸化膜３、ゲ−ト電極または
ワ−ド線４および反射防止膜５の両側面に二酸化シリコ
ンのサイドウォ−ル・スペ−サ８を形成する。これによ
り、ＭＯＳトランジスタ５０が形成されるとともに、分
離酸化膜２上には、ワ−ド線４と反射防止膜５との側壁
に二酸化シリコンのサイドウォ−ルスペ−サ８が形成さ
れる。
除去した後、反射防止膜５と分離酸化膜２をマスクにし
てイオン注入を行い、ソ−ス・ドレインとなる不純物拡
散層７を形成する。次ぎに、二酸化シリコンをＣＶＤな
どで全面に堆積した後、異方性エッチングにより全面に
エッチバックして、ゲ−ト酸化膜３、ゲ−ト電極または
ワ−ド線４および反射防止膜５の両側面に二酸化シリコ
ンのサイドウォ−ル・スペ−サ８を形成する。これによ
り、ＭＯＳトランジスタ５０が形成されるとともに、分
離酸化膜２上には、ワ−ド線４と反射防止膜５との側壁
に二酸化シリコンのサイドウォ−ルスペ−サ８が形成さ
れる。
【００２５】次ぎに図５を参照して、全面に、ＣＶＤ法
による窒化シリコン（Ｓｉ3Ｎ4）またはシリコンオキシ
ナイトライド（ＳｉＯＮ）からなる、１０〜５０ｎｍの
膜厚の第２の絶縁膜層９を形成してから、第３の絶縁膜
層である二酸化シリコン層１０を形成する。この二酸化
シリコン層１０は、前述したように反射防止膜５および
窒化シリコン膜またはシリコンオキシナイトライド膜９
よりもエッチング速度が速い。
による窒化シリコン（Ｓｉ3Ｎ4）またはシリコンオキシ
ナイトライド（ＳｉＯＮ）からなる、１０〜５０ｎｍの
膜厚の第２の絶縁膜層９を形成してから、第３の絶縁膜
層である二酸化シリコン層１０を形成する。この二酸化
シリコン層１０は、前述したように反射防止膜５および
窒化シリコン膜またはシリコンオキシナイトライド膜９
よりもエッチング速度が速い。
【００２６】そして図６に示すように、レジスト１１を
全面に形成した後、通常の写真製版工程により、開口パ
タ−ン１２を形成する。
全面に形成した後、通常の写真製版工程により、開口パ
タ−ン１２を形成する。
【００２７】次ぎに図７を参照して、レジスト１１をマ
スクにして、第１の絶縁膜層であるシリコンオキシナイ
トライド膜または窒化シリコン膜５、および第２の絶縁
膜層である窒化シリコン膜またはシリコンオキシナイト
ライド膜９に対してエッチング速度の速い二酸化シリコ
ンのエッチングプロセスを用いて、第３の絶縁膜層であ
る二酸化シリコン膜１０を、レジスト開口パタ−ン１２
の部分においてエッチングし、コンタクトホ−ル１３を
形成する。周辺回路領域７０Ｂにおいても、コンタクト
ホ−ル１４が形成される。そして、レジスト１１を除去
する。
スクにして、第１の絶縁膜層であるシリコンオキシナイ
トライド膜または窒化シリコン膜５、および第２の絶縁
膜層である窒化シリコン膜またはシリコンオキシナイト
ライド膜９に対してエッチング速度の速い二酸化シリコ
ンのエッチングプロセスを用いて、第３の絶縁膜層であ
る二酸化シリコン膜１０を、レジスト開口パタ−ン１２
の部分においてエッチングし、コンタクトホ−ル１３を
形成する。周辺回路領域７０Ｂにおいても、コンタクト
ホ−ル１４が形成される。そして、レジスト１１を除去
する。
【００２８】前記窒化シリコンまたはシリコンオキシナ
イトライドに対してエッチング速度の速い二酸化シリコ
ンのエッチングプロセスとしては、例えば、ｃ−Ｃ4Ｆ8
、Ｃ3Ｆ8、Ｃ3Ｆ6、Ｃ5Ｆ12、Ｃ4Ｆ8、Ｃ5Ｆ10、ＣＨ
Ｆ3などのフロロカ−ボン系ガス、およびこれらの混合
ガス、ならびにアルゴンＡｒ、一酸化炭素ＣＯまたは酸
素Ｏ2などとフロロカ−ボン系ガスとの混合ガス、およ
びアルゴンＡｒ、一酸化炭素ＣＯまたは酸素Ｏ2など
と、これらのフロロカ−ボン系ガスの混合ガスとの混合
ガスを用いたドライエッチングプロセスがある。このエ
ッチングにより、レジスト開口パタ−ン１２の部分にお
いて、二酸化シリコンが除去されるが、この時オ−バ−
エッチングにより第２の絶縁膜層９がエッチングされ、
時には第１の絶縁膜層５の上部表面までエッチングされ
るが、二酸化シリコン膜１０よりもエッチング速度が遅
いので、これらの第２の絶縁膜層９が、また時には第１
の絶縁膜層５もエッチングストッパになる。
イトライドに対してエッチング速度の速い二酸化シリコ
ンのエッチングプロセスとしては、例えば、ｃ−Ｃ4Ｆ8
、Ｃ3Ｆ8、Ｃ3Ｆ6、Ｃ5Ｆ12、Ｃ4Ｆ8、Ｃ5Ｆ10、ＣＨ
Ｆ3などのフロロカ−ボン系ガス、およびこれらの混合
ガス、ならびにアルゴンＡｒ、一酸化炭素ＣＯまたは酸
素Ｏ2などとフロロカ−ボン系ガスとの混合ガス、およ
びアルゴンＡｒ、一酸化炭素ＣＯまたは酸素Ｏ2など
と、これらのフロロカ−ボン系ガスの混合ガスとの混合
ガスを用いたドライエッチングプロセスがある。このエ
ッチングにより、レジスト開口パタ−ン１２の部分にお
いて、二酸化シリコンが除去されるが、この時オ−バ−
エッチングにより第２の絶縁膜層９がエッチングされ、
時には第１の絶縁膜層５の上部表面までエッチングされ
るが、二酸化シリコン膜１０よりもエッチング速度が遅
いので、これらの第２の絶縁膜層９が、また時には第１
の絶縁膜層５もエッチングストッパになる。
【００２９】そして図８に示すように、第２の絶縁膜層
９を、例えば、四弗化炭素（ＣＦ4）ガスなどを用いた
ドライエッチングにより除去し、第１のコンタクトホ−
ル１５を開口する。周辺回路領域７０Ｂにおいても、コ
ンタクトホ−ル１６が開口される。
９を、例えば、四弗化炭素（ＣＦ4）ガスなどを用いた
ドライエッチングにより除去し、第１のコンタクトホ−
ル１５を開口する。周辺回路領域７０Ｂにおいても、コ
ンタクトホ−ル１６が開口される。
【００３０】次ぎに図９を参照して、不純物を含有させ
たポリシリコンを全面に堆積した後全面にエッチバック
して第１の導電体１７を形成してから、第２の配線層で
あるビット線１９を形成する。周辺回路領域７０Ｂにお
いても、導電体１８と配線層２０が形成される。
たポリシリコンを全面に堆積した後全面にエッチバック
して第１の導電体１７を形成してから、第２の配線層で
あるビット線１９を形成する。周辺回路領域７０Ｂにお
いても、導電体１８と配線層２０が形成される。
【００３１】そして図１０に示すように、ＣＶＤ法によ
り形成した二酸化シリコンからなる第６の絶縁膜層２１
を形成した後、レジストを用いた通常の写真製版工程を
経て、第３の絶縁膜層１０と第６の絶縁膜層２１にシリ
コン基板１に達する第２のコンタクトホ−ル２２ａを開
口し、第２の導電体２２を形成する。この第２の導電体
２２を形成するための第２のコンタクトホ−ル２２ａを
開口する時も、第１の絶縁膜層５であるシリコンオキシ
ナイトライド膜または窒化シリコン膜、および第２の絶
縁膜層９である窒化シリコン膜またはシリコンオキシナ
イトライド膜に対してエッチング速度の速い二酸化シリ
コンのエッチングプロセスを用いて、二酸化シリコンか
らなる第６の絶縁膜層２１をエッチングすれば、第２の
コンタクトホ−ル２２ａが早く効率的に形成できる。
り形成した二酸化シリコンからなる第６の絶縁膜層２１
を形成した後、レジストを用いた通常の写真製版工程を
経て、第３の絶縁膜層１０と第６の絶縁膜層２１にシリ
コン基板１に達する第２のコンタクトホ−ル２２ａを開
口し、第２の導電体２２を形成する。この第２の導電体
２２を形成するための第２のコンタクトホ−ル２２ａを
開口する時も、第１の絶縁膜層５であるシリコンオキシ
ナイトライド膜または窒化シリコン膜、および第２の絶
縁膜層９である窒化シリコン膜またはシリコンオキシナ
イトライド膜に対してエッチング速度の速い二酸化シリ
コンのエッチングプロセスを用いて、二酸化シリコンか
らなる第６の絶縁膜層２１をエッチングすれば、第２の
コンタクトホ−ル２２ａが早く効率的に形成できる。
【００３２】次ぎに図１１を参照して、前記二酸化シリ
コン膜２１上に電極であるスト−リッジノ−ド２３、誘
電体膜２４およびセルプレ−ト２５を形成することによ
り、コンデンサ５１を形成する。
コン膜２１上に電極であるスト−リッジノ−ド２３、誘
電体膜２４およびセルプレ−ト２５を形成することによ
り、コンデンサ５１を形成する。
【００３３】そして全面に絶縁膜層３５を堆積した後、
周辺回路領域７０Ｂにおいてコンタクトホ−ル２４を開
口してからアルミニュ−ムなどからなる配線層２６を形
成して、図１に示される半導体装置が形成される。
周辺回路領域７０Ｂにおいてコンタクトホ−ル２４を開
口してからアルミニュ−ムなどからなる配線層２６を形
成して、図１に示される半導体装置が形成される。
【００３４】以上のように、図７において、レジスト開
口パタ−ン１２の部分における二酸化シリコンのエッチ
ング時に、オ−バ−エッチングにより第２の絶縁膜層９
がエッチングされ、時には第１の絶縁膜層５の上部表面
までエッチングされるが、二酸化シリコン膜１０よりも
エッチング速度が遅いので、これらの第２の絶縁膜層９
が、また時には第１の絶縁膜層５もエッチングストッパ
になり、その後第２の絶縁膜層９をエッチングにより除
去するので、導電体１７とゲ−ト電極４が電気的に接触
してビット線１９とゲ−ト電極４が電気的に短絡するこ
とはない。この様に、ビット線１９とシリコン基板１を
電気的に接続するための第１のコンタクトホ−ル１５
を、ゲ−ト電極４に対して自己整合的に形成できるの
で、高集積度のＤＲＡＭにおいても、ビット線１９とゲ
−ト電極４が電気的に短絡することのない微細なメモリ
セルを形成することができる。
口パタ−ン１２の部分における二酸化シリコンのエッチ
ング時に、オ−バ−エッチングにより第２の絶縁膜層９
がエッチングされ、時には第１の絶縁膜層５の上部表面
までエッチングされるが、二酸化シリコン膜１０よりも
エッチング速度が遅いので、これらの第２の絶縁膜層９
が、また時には第１の絶縁膜層５もエッチングストッパ
になり、その後第２の絶縁膜層９をエッチングにより除
去するので、導電体１７とゲ−ト電極４が電気的に接触
してビット線１９とゲ−ト電極４が電気的に短絡するこ
とはない。この様に、ビット線１９とシリコン基板１を
電気的に接続するための第１のコンタクトホ−ル１５
を、ゲ−ト電極４に対して自己整合的に形成できるの
で、高集積度のＤＲＡＭにおいても、ビット線１９とゲ
−ト電極４が電気的に短絡することのない微細なメモリ
セルを形成することができる。
【００３５】また、第１の絶縁膜層５がゲ−ト電極４よ
りも幅が狭いと、第一の導電体１７とゲ−ト電極４が電
気的に短絡しやすく、また第１の絶縁膜層５がゲ−ト電
極４よりも幅が広いと、コンタクトホ−ル１５が狭くな
ってコンタクト抵抗が増加するが、この実施の形態１で
は、第１の絶縁膜層５の幅をゲ−ト電極４の幅とほぼ同
じにしているので、即ち第１の絶縁膜層５を半導体基板
１の主表面上に投影した形状と、ゲ−ト電極である第１
の配線層４を半導体基板１の主表面上に投影した形状と
をほぼ同じにしてあるので、第１の絶縁膜層５をゲ−ト
電極４と同時に形成できるとともに、第１の導電体１７
とゲ−ト電極４が電気的に短絡しにくく、かつコンタク
ト抵抗が増加することがない。
りも幅が狭いと、第一の導電体１７とゲ−ト電極４が電
気的に短絡しやすく、また第１の絶縁膜層５がゲ−ト電
極４よりも幅が広いと、コンタクトホ−ル１５が狭くな
ってコンタクト抵抗が増加するが、この実施の形態１で
は、第１の絶縁膜層５の幅をゲ−ト電極４の幅とほぼ同
じにしているので、即ち第１の絶縁膜層５を半導体基板
１の主表面上に投影した形状と、ゲ−ト電極である第１
の配線層４を半導体基板１の主表面上に投影した形状と
をほぼ同じにしてあるので、第１の絶縁膜層５をゲ−ト
電極４と同時に形成できるとともに、第１の導電体１７
とゲ−ト電極４が電気的に短絡しにくく、かつコンタク
ト抵抗が増加することがない。
【００３６】実施の形態２．次ぎに、図１２を用いて、
この発明の実施の形態２について説明する。図１２はこ
の実施の形態２における半導体装置を示す断面図であ
る。
この発明の実施の形態２について説明する。図１２はこ
の実施の形態２における半導体装置を示す断面図であ
る。
【００３７】図１２を参照して、この実施の形態２で
は、ビット線１９とシリコン基板１を電気的に接続する
ための第１のコンタクトホ−ル１５を、ゲ−ト電極４に
対して自己整合的に形成する場合と同様にして、コンデ
ンサ５１のスト−リッジノ−ドである電極２３とシリコ
ン基板１を電気的に接続するための第２の導電体２２
を、第２のコンタクトホ−ル２２ａを介して、ゲ−ト電
極４に対して自己整合的に形成している。こうすること
によって、高集積度のＤＲＡＭにおいても、スト−リッ
ジノ−ド２３とゲ−ト電極４が電気的に短絡することの
ない微細なメモリセルを形成することができる。
は、ビット線１９とシリコン基板１を電気的に接続する
ための第１のコンタクトホ−ル１５を、ゲ−ト電極４に
対して自己整合的に形成する場合と同様にして、コンデ
ンサ５１のスト−リッジノ−ドである電極２３とシリコ
ン基板１を電気的に接続するための第２の導電体２２
を、第２のコンタクトホ−ル２２ａを介して、ゲ−ト電
極４に対して自己整合的に形成している。こうすること
によって、高集積度のＤＲＡＭにおいても、スト−リッ
ジノ−ド２３とゲ−ト電極４が電気的に短絡することの
ない微細なメモリセルを形成することができる。
【００３８】実施の形態３．次ぎに、図１３を用いて、
この発明の実施の形態３について説明する。図１３はこ
の実施の形態３における半導体装置を示す断面図であ
る。
この発明の実施の形態３について説明する。図１３はこ
の実施の形態３における半導体装置を示す断面図であ
る。
【００３９】図１３を参照して、この実施の形態３で
は、実施の形態１におけるコンデンサ５１をアルミニュ
−ムなどからなる第３の配線層２８とするとともに、こ
のアルミニュ−ムなどからなる第３の配線層２８とシリ
コン基板１を電気的に接続するための第２の導電体２２
を、ゲ−ト電極４に対して自己整合的に形成している。
こうすることによって、高集積度のロジックデバイスに
おいても、上部配線層２８とゲ−ト電極４が電気的に短
絡することのない微細な回路を形成することができる。
は、実施の形態１におけるコンデンサ５１をアルミニュ
−ムなどからなる第３の配線層２８とするとともに、こ
のアルミニュ−ムなどからなる第３の配線層２８とシリ
コン基板１を電気的に接続するための第２の導電体２２
を、ゲ−ト電極４に対して自己整合的に形成している。
こうすることによって、高集積度のロジックデバイスに
おいても、上部配線層２８とゲ−ト電極４が電気的に短
絡することのない微細な回路を形成することができる。
【００４０】実施の形態４．次ぎに、図１４を用いて、
この発明の実施の形態４について説明する。図１４はこ
の実施の形態４における半導体装置を示す断面図であ
る。
この発明の実施の形態４について説明する。図１４はこ
の実施の形態４における半導体装置を示す断面図であ
る。
【００４１】図１４を参照して、実施の形態１では、ワ
−ド線またはゲ−ト電極４の上に直接反射防止膜５を形
成したが、この実施の形態４においては、第１の配線層
であるワ−ド線またはゲ−ト電極４と第１の絶縁膜層で
ある反射防止膜５の間に、例えば、ＣＶＤ法で形成した
約１０ｎｍの膜厚を有する二酸化シリコンからなる第４
の絶縁膜層２９を形成している。第１の絶縁膜層である
シリコンオキシナイトライド膜または窒化シリコン膜５
は機械的ストレスが大きいため、実施の形態１の様にワ
−ド線またはゲ−ト電極４の上に直接反射防止膜５を形
成すると、トランジスタ５２の特性に悪影響を与える可
能性があるが、この実施の形態４では、ゲ−ト電極４と
反射防止膜５の間に、二酸化シリコンからなる第４の絶
縁膜層２９を形成しているので、ゲ−ト電極４と反射防
止膜５が直接接触することがなく、この悪影響を緩和す
ることができる。
−ド線またはゲ−ト電極４の上に直接反射防止膜５を形
成したが、この実施の形態４においては、第１の配線層
であるワ−ド線またはゲ−ト電極４と第１の絶縁膜層で
ある反射防止膜５の間に、例えば、ＣＶＤ法で形成した
約１０ｎｍの膜厚を有する二酸化シリコンからなる第４
の絶縁膜層２９を形成している。第１の絶縁膜層である
シリコンオキシナイトライド膜または窒化シリコン膜５
は機械的ストレスが大きいため、実施の形態１の様にワ
−ド線またはゲ−ト電極４の上に直接反射防止膜５を形
成すると、トランジスタ５２の特性に悪影響を与える可
能性があるが、この実施の形態４では、ゲ−ト電極４と
反射防止膜５の間に、二酸化シリコンからなる第４の絶
縁膜層２９を形成しているので、ゲ−ト電極４と反射防
止膜５が直接接触することがなく、この悪影響を緩和す
ることができる。
【００４２】実施の形態５．次ぎに、図１５を用いて、
この発明の実施の形態５について説明する。図１５はこ
の実施の形態５における半導体装置を示す断面図であ
る。
この発明の実施の形態５について説明する。図１５はこ
の実施の形態５における半導体装置を示す断面図であ
る。
【００４３】図１５を参照して、実施の形態１では、反
射防止膜５およびシリコン基板１の上に直接窒化シリコ
ン膜またはシリコンオキシナイトライド膜９を形成した
が、この実施の形態５においては、第１の絶縁膜層であ
る反射防止膜５と第２の絶縁膜層である窒化シリコン膜
またはシリコンオキシナイトライド膜９の間に、例え
ば、ＣＶＤ法で形成した１０〜２０ｎｍの膜厚を有する
二酸化シリコンからなる第５の絶縁膜層３０を形成して
いる。
射防止膜５およびシリコン基板１の上に直接窒化シリコ
ン膜またはシリコンオキシナイトライド膜９を形成した
が、この実施の形態５においては、第１の絶縁膜層であ
る反射防止膜５と第２の絶縁膜層である窒化シリコン膜
またはシリコンオキシナイトライド膜９の間に、例え
ば、ＣＶＤ法で形成した１０〜２０ｎｍの膜厚を有する
二酸化シリコンからなる第５の絶縁膜層３０を形成して
いる。
【００４４】実施の形態１の様に、反射防止膜５および
シリコン基板の上に、直接窒化シリコン膜またはシリコ
ンオキシナイトライド膜９を形成すると、窒化シリコン
膜またはシリコンオキシナイトライド膜９を四弗化炭素
ガスを用いてドライエッチングにより除去する時に、シ
リコン基板１の表面に結晶欠陥を誘起させるダメ−ジを
与える可能性があるが、この実施の形態５では、シリコ
ン基板１と第２の絶縁膜層９との間に二酸化シリコン膜
３０を形成するので、窒化シリコン膜またはシリコンオ
キシナイトライド膜９をエッチングする際にシリコン基
板１にダメ−ジを与えることがない。
シリコン基板の上に、直接窒化シリコン膜またはシリコ
ンオキシナイトライド膜９を形成すると、窒化シリコン
膜またはシリコンオキシナイトライド膜９を四弗化炭素
ガスを用いてドライエッチングにより除去する時に、シ
リコン基板１の表面に結晶欠陥を誘起させるダメ−ジを
与える可能性があるが、この実施の形態５では、シリコ
ン基板１と第２の絶縁膜層９との間に二酸化シリコン膜
３０を形成するので、窒化シリコン膜またはシリコンオ
キシナイトライド膜９をエッチングする際にシリコン基
板１にダメ−ジを与えることがない。
【００４５】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【００４６】第１の絶縁膜層と第２の絶縁膜層のエッチ
ング速度を、第３の絶縁膜層のエッチング速度よりも遅
くしたので、第２の配線層であるビット線とシリコン基
板を接続するための第１のコンタクトホ−ルと、コンデ
ンサのスト−リッジノ−ドである電極とシリコン基板を
接続するための第２のコンタクトホ−ルとを、第１の配
線層であるゲ−ト電極に対して自己整合的に形成でき、
高集積度のＤＲＡＭにおいても、第２の配線層であるビ
ット線と第１の配線層であるゲ−ト電極が電気的に短絡
することがなく、また、スト−リッジノ−ドとゲ−ト電
極が電気的に短絡することがない微細なメモリセルを形
成することができる。
ング速度を、第３の絶縁膜層のエッチング速度よりも遅
くしたので、第２の配線層であるビット線とシリコン基
板を接続するための第１のコンタクトホ−ルと、コンデ
ンサのスト−リッジノ−ドである電極とシリコン基板を
接続するための第２のコンタクトホ−ルとを、第１の配
線層であるゲ−ト電極に対して自己整合的に形成でき、
高集積度のＤＲＡＭにおいても、第２の配線層であるビ
ット線と第１の配線層であるゲ−ト電極が電気的に短絡
することがなく、また、スト−リッジノ−ドとゲ−ト電
極が電気的に短絡することがない微細なメモリセルを形
成することができる。
【００４７】また、第３の配線層とシリコン基板を電気
的に接続するための第２の導電体を、第１の配線層であ
るゲ−ト電極に対して自己整合的に形成したので、高集
積度のロジックデバイスにおいても、第３の配線層とゲ
−ト電極が電気的に短絡することのない微細な回路を形
成することができる。
的に接続するための第２の導電体を、第１の配線層であ
るゲ−ト電極に対して自己整合的に形成したので、高集
積度のロジックデバイスにおいても、第３の配線層とゲ
−ト電極が電気的に短絡することのない微細な回路を形
成することができる。
【００４８】さらに、第１の配線層であるワ−ド線また
はゲ−ト電極と第１の絶縁膜層である反射防止膜の間
に、第４の絶縁膜層を形成したので、第１の絶縁膜層の
大きな機械的ストレスがトランジスタ特性に与える悪影
響を緩和できる。
はゲ−ト電極と第１の絶縁膜層である反射防止膜の間
に、第４の絶縁膜層を形成したので、第１の絶縁膜層の
大きな機械的ストレスがトランジスタ特性に与える悪影
響を緩和できる。
【００４９】また、シリコン基板と第２の絶縁膜層との
間に第５の絶縁膜層を形成したので、第２の絶縁膜層を
エッチングする際にシリコン基板にダメ−ジを与えるこ
とがない。
間に第５の絶縁膜層を形成したので、第２の絶縁膜層を
エッチングする際にシリコン基板にダメ−ジを与えるこ
とがない。
【００５０】さらに、第１の絶縁膜層の幅を第１の配線
層であるゲ−ト電極の幅とほぼ同じにしたので、第１の
絶縁膜層をゲ−ト電極と同時に形成できるとともに、第
１の導電体とゲ−ト電極が電気的に短絡しにくく、かつ
コンタクト抵抗が増加することがない。
層であるゲ−ト電極の幅とほぼ同じにしたので、第１の
絶縁膜層をゲ−ト電極と同時に形成できるとともに、第
１の導電体とゲ−ト電極が電気的に短絡しにくく、かつ
コンタクト抵抗が増加することがない。
【００５１】また、第１の絶縁膜層の露光光に対する反
射率を、第１の配線層であるワ−ド線またはゲ−ト電極
よりも低くしたので、第１の絶縁膜層の上部のレジスト
パタ−ンがより微細に形成されて、より微細なワ−ド線
が形成される。
射率を、第１の配線層であるワ−ド線またはゲ−ト電極
よりも低くしたので、第１の絶縁膜層の上部のレジスト
パタ−ンがより微細に形成されて、より微細なワ−ド線
が形成される。
【００５２】さらに、第１の絶縁膜層と第２の絶縁膜層
のエッチング速度を第６の絶縁膜層のエッチング速度よ
りも遅くしたので、第３の配線層または電極と半導体基
板とを接続する第２のコンタクトホ−ルを、早く効率的
に形成できる。
のエッチング速度を第６の絶縁膜層のエッチング速度よ
りも遅くしたので、第３の配線層または電極と半導体基
板とを接続する第２のコンタクトホ−ルを、早く効率的
に形成できる。
【図１】 この発明の実施の形態１における半導体装置
を示す断面図である。
を示す断面図である。
【図２】 この発明の実施の形態１における半導体装置
の製造工程の第１工程を示す断面図である。
の製造工程の第１工程を示す断面図である。
【図３】 この発明の実施の形態１における半導体装置
の製造工程の第２工程を示す断面図である。
の製造工程の第２工程を示す断面図である。
【図４】 この発明の実施の形態１における半導体装置
の製造工程の第３工程を示す断面図である。
の製造工程の第３工程を示す断面図である。
【図５】 この発明の実施の形態１における半導体装置
の製造工程の第４工程を示す断面図である。
の製造工程の第４工程を示す断面図である。
【図６】 この発明の実施の形態１における半導体装置
の製造工程の第５工程を示す断面図である。
の製造工程の第５工程を示す断面図である。
【図７】 この発明の実施の形態１における半導体装置
の製造工程の第６工程を示す断面図である。
の製造工程の第６工程を示す断面図である。
【図８】 この発明の実施の形態１における半導体装置
の製造工程の第７工程を示す断面図である。
の製造工程の第７工程を示す断面図である。
【図９】 この発明の実施の形態１における半導体装置
の製造工程の第８工程を示す断面図である。
の製造工程の第８工程を示す断面図である。
【図１０】 この発明の実施の形態１における半導体装
置の製造工程の第９工程を示す断面図である。
置の製造工程の第９工程を示す断面図である。
【図１１】 この発明の実施の形態１における半導体装
置の製造工程の第１０工程を示す断面図である。
置の製造工程の第１０工程を示す断面図である。
【図１２】 この発明の実施の形態２における半導体装
置を示す断面図である。
置を示す断面図である。
【図１３】 この発明の実施の形態３における半導体装
置を示す断面図である。
置を示す断面図である。
【図１４】 この発明の実施の形態４における半導体装
置を示す断面図である。
置を示す断面図である。
【図１５】 この発明の実施の形態５における半導体装
置を示す断面図である。
置を示す断面図である。
【図１６】 従来の半導体装置を示す断面図である。
【図１７】 従来の半導体装置を示す断面図である。
１ 半導体基板 ４ 第１の配線層 ５ 第１の絶縁膜層 ９ 第２の絶縁膜層 １０ 第３の絶縁膜層 １５ 第１のコンタクトホ−ル １７ 第１の導電体 １９ 第２の配線層 ２１ 第６の絶縁膜層 ２２ 第２の導電体 ２２ａ 第２のコンタクトホ−ル ２３ 電極 ２８ 第３の配線層 ２９ 第４の絶縁膜層 ３０ 第５の絶縁膜層
Claims (6)
- 【請求項１】 半導体基板の主表面の上部に形成された
第１の配線層と、 前記第１の配線層の上部に形成された第１の絶縁膜層
と、 前記第１の絶縁膜層の上部に形成された第２の絶縁膜層
と、 前記第２の絶縁膜層の上部に形成された第３の絶縁膜層
と、 前記第３の絶縁膜層の上部に形成された第２の配線層
と、 前記第２の配線層と前記半導体基板との間にエッチング
により形成された第１のコンタクトホ−ルと、 前記第１のコンタクトホ−ル内に形成され、前記第２の
配線層と前記半導体基板を接続する、前記第１の配線層
と電気的に絶縁された第１の導電体とを備えた半導体装
置において、 前記第１の絶縁膜層のエッチング速度と、前記第２の絶
縁膜層のエッチング速度が、前記第３の絶縁膜層のエッ
チング速度に比較して遅いことを特徴とする半導体装
置。 - 【請求項２】 第１の配線層と第１の絶縁膜層との間
に、第４の絶縁膜層を備えた、請求項１に記載の半導体
装置。 - 【請求項３】 半導体基板と第２の絶縁膜層との間に、
第５の絶縁膜層を備えた、請求項１または請求項２に記
載の半導体装置。 - 【請求項４】 第１の絶縁膜層を、半導体基板の主表面
上に投影した形状と、第１の配線層を、前記半導体基板
の前記主表面上に投影した形状とがほぼ同じであること
を特徴とする、請求項１ないし請求項３のいずれかに記
載の半導体装置。 - 【請求項５】 第１の絶縁膜層が、第１の配線層に比較
して光の反射を抑制する絶縁膜層であることを特徴とす
る、請求項１ないし請求項４のいずれかに記載の半導体
装置。 - 【請求項６】 第２の配線層の上部に形成された第６の
絶縁膜層と、前記第６の絶縁膜層の上部に形成された第
３の配線層または電極と、前記第３の配線層または電極
と前記半導体基板との間にエッチングにより形成された
第２のコンタクトホ−ルと、前記第２のコンタクトホ−
ル内に形成され、前記第３の配線層または電極と前記半
導体基板とを接続する、前記第１の配線層と電気的に絶
縁された第２の導電体とを備え、第１の絶縁膜層のエッ
チング速度と、第２の絶縁膜層のエッチング速度が、前
記第６の絶縁膜層のエッチング速度に比較して遅いこと
を特徴とする、請求項１ないし請求項５のいずれかに記
載の半導体装置。
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