JPH0338741B2 - - Google Patents
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- JPH0338741B2 JPH0338741B2 JP58182006A JP18200683A JPH0338741B2 JP H0338741 B2 JPH0338741 B2 JP H0338741B2 JP 58182006 A JP58182006 A JP 58182006A JP 18200683 A JP18200683 A JP 18200683A JP H0338741 B2 JPH0338741 B2 JP H0338741B2
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置の製造方法、詳しくはコン
プリメンタリイ・エピタキシヤル・パツシベーテ
ツド・インテグレーテツド・サーキツト
（Complementary Epitaxial Passivated
Integrated Circuit（以下CEPICと略称する））を
作る製造工程において、段差部を平坦化した後に
位置合わせをなす方法に関する。
プリメンタリイ・エピタキシヤル・パツシベーテ
ツド・インテグレーテツド・サーキツト
（Complementary Epitaxial Passivated
Integrated Circuit（以下CEPICと略称する））を
作る製造工程において、段差部を平坦化した後に
位置合わせをなす方法に関する。
(2) 技術の背景
エピタキシヤル・ベーテツド・インテグレーテ
ツド・サーキツト（EPIC）の製造工程を第１図
の断面図を参照して説明する。
ツド・サーキツト（EPIC）の製造工程を第１図
の断面図を参照して説明する。
第１図は、EPICの断面図を示したものである。
例えばｐ型シリコン基板１に異方性エツチング
により数十μｍのオーダーのＶ溝２を掘り、表面
を酸化して酸化膜３を形成し、その上に基板１と
ほぼ同じ厚さの多結晶シリコン（ポリシリコン）
４を被着し、次いで基板１を研磨、研削またはエ
ツチングで図に点線で示すところまで除去し、図
示のものを上下逆にして島５にトランジスタ、ダ
イオード、抵抗を作る。
により数十μｍのオーダーのＶ溝２を掘り、表面
を酸化して酸化膜３を形成し、その上に基板１と
ほぼ同じ厚さの多結晶シリコン（ポリシリコン）
４を被着し、次いで基板１を研磨、研削またはエ
ツチングで図に点線で示すところまで除去し、図
示のものを上下逆にして島５にトランジスタ、ダ
イオード、抵抗を作る。
かくして作られた装置においては、素子それぞ
れが厚い酸化膜（数μｍのオーダー）により底と
横で分離されているので、（完全絶縁分離）、きわ
めて高耐圧の素子が形成される利点がある。島５
は基板１の導電型と同じ導電型に、すなわち基板
がｐ型であればｐ型に、ｎ型であればｎ型に形成
される。
れが厚い酸化膜（数μｍのオーダー）により底と
横で分離されているので、（完全絶縁分離）、きわ
めて高耐圧の素子が形成される利点がある。島５
は基板１の導電型と同じ導電型に、すなわち基板
がｐ型であればｐ型に、ｎ型であればｎ型に形成
される。
上記のEPICに対し、ｐ型の島とｎ型の島が混
在するものはEPICとコンプリメンタリイ
（Complementary）であるという意味でCEPICと
呼称され、第２図の断面図に示される如くに形成
される。すなわち、例えばp-型のシリコン基板
１１に前記例と同様にＶ溝を掘り、全面酸化して
酸化膜１２を形成し、n-型の島１３を作る部分
上においてのみ酸化膜１２を除去し、n-型単結
晶のエピタキシヤル層を成長する。酸化膜１２上
にはポリシリコン１４が成長するので、エピタキ
シヤル層１２以外の溝部分はポリシリコン１４で
埋められ、次いでSiO2膜１６を作ると、第２図
に示される如くn-型の島１３とp-型の島１５と
が混在して形成される。p-型の島１５の部分は
第３図に拡大して示される。
在するものはEPICとコンプリメンタリイ
（Complementary）であるという意味でCEPICと
呼称され、第２図の断面図に示される如くに形成
される。すなわち、例えばp-型のシリコン基板
１１に前記例と同様にＶ溝を掘り、全面酸化して
酸化膜１２を形成し、n-型の島１３を作る部分
上においてのみ酸化膜１２を除去し、n-型単結
晶のエピタキシヤル層を成長する。酸化膜１２上
にはポリシリコン１４が成長するので、エピタキ
シヤル層１２以外の溝部分はポリシリコン１４で
埋められ、次いでSiO2膜１６を作ると、第２図
に示される如くn-型の島１３とp-型の島１５と
が混在して形成される。p-型の島１５の部分は
第３図に拡大して示される。
(3) 従来技術と問題点
第２図に戻ると、SiO2膜１６を作つた後に全
面に窒化膜を被着し、この室化膜をn-型の島１
３の上方にのみ残す如くにパターニングし、それ
以外の部分のSiO2膜１６を除去するためのエツ
チングが行われる。このための位置合わせとパタ
ーニングにおいて、n-型の島１３の上表面と、
p-型の島１５の上のポリシリコン１４との間の
段差Ｓは60μｍ以上もある。凹部のみ選択的に
SiO2膜１６を残すためには、まずマスクとなる
レジストをSiO2膜１６の表面に形成しなければ
ならない。しかし前記した段差Ｓのために、レジ
ストは島領域側面近傍では側面の表面張力によつ
て厚く形成されてしまい、SiO2膜１６全面に均
一な厚さに塗布することができず、前記した位置
合わせとパターニングが著しく困難であり、集積
度の高い微細パターンの形成が難しい問題があ
る。
面に窒化膜を被着し、この室化膜をn-型の島１
３の上方にのみ残す如くにパターニングし、それ
以外の部分のSiO2膜１６を除去するためのエツ
チングが行われる。このための位置合わせとパタ
ーニングにおいて、n-型の島１３の上表面と、
p-型の島１５の上のポリシリコン１４との間の
段差Ｓは60μｍ以上もある。凹部のみ選択的に
SiO2膜１６を残すためには、まずマスクとなる
レジストをSiO2膜１６の表面に形成しなければ
ならない。しかし前記した段差Ｓのために、レジ
ストは島領域側面近傍では側面の表面張力によつ
て厚く形成されてしまい、SiO2膜１６全面に均
一な厚さに塗布することができず、前記した位置
合わせとパターニングが著しく困難であり、集積
度の高い微細パターンの形成が難しい問題があ
る。
(4) 発明の目的
本発明は、上記従来の問題に鑑み、CEPICの
製造工程において位置合せの障害となる段差部を
平坦化し、しかる後に位置合せや、パターニング
をなしうる方法を提供することを目的とする。
製造工程において位置合せの障害となる段差部を
平坦化し、しかる後に位置合せや、パターニング
をなしうる方法を提供することを目的とする。
(5) 発明の構成
そしてこの目的は本発明によれば、コンプリメ
ンタリイ・エピタキシヤル・パツシベーテツド・
インテグレーテツド・サーキツトを作る工程にお
いて、単結晶半導体基板表面に凸状の島領域を形
成する工程と、該島領域表面上を絶縁膜を被膜す
る工程と、エピタキシヤル成長を施こし、該絶縁
膜上に凸状の多結晶半導体層を、露出されている
基板上に単結晶半導体層をそれぞれ設ける工程
と、該多結晶半導体層及び単結晶半導体層の表面
に第１の被膜を形成する工程と、該凸状の多結晶
半導体層の頂部の該第１の被膜を除去する工程
と、該第１の被膜をマスクにして前記島領域上の
露出された多結晶半導体層を化学エツチングして
除去する工程と、前記単結晶半導体層の表面に形
成され、前記多結晶半導体層を露出する第２の被
膜をマスクとして、前記多結晶半導体層を食刻除
去して、島領域を露出させる工程と、該単結晶半
導体層の上の該第２の被膜より小さい領域に形成
される第３の被膜をマスクとして、前記単結晶半
導体層を食刻除去して、該第３の被膜を頂部とす
る単結晶半導体層のみからなる島領域を形成する
工程とを有することを特徴とする半導体装置の製
造方法を提供することによつて達成される。
ンタリイ・エピタキシヤル・パツシベーテツド・
インテグレーテツド・サーキツトを作る工程にお
いて、単結晶半導体基板表面に凸状の島領域を形
成する工程と、該島領域表面上を絶縁膜を被膜す
る工程と、エピタキシヤル成長を施こし、該絶縁
膜上に凸状の多結晶半導体層を、露出されている
基板上に単結晶半導体層をそれぞれ設ける工程
と、該多結晶半導体層及び単結晶半導体層の表面
に第１の被膜を形成する工程と、該凸状の多結晶
半導体層の頂部の該第１の被膜を除去する工程
と、該第１の被膜をマスクにして前記島領域上の
露出された多結晶半導体層を化学エツチングして
除去する工程と、前記単結晶半導体層の表面に形
成され、前記多結晶半導体層を露出する第２の被
膜をマスクとして、前記多結晶半導体層を食刻除
去して、島領域を露出させる工程と、該単結晶半
導体層の上の該第２の被膜より小さい領域に形成
される第３の被膜をマスクとして、前記単結晶半
導体層を食刻除去して、該第３の被膜を頂部とす
る単結晶半導体層のみからなる島領域を形成する
工程とを有することを特徴とする半導体装置の製
造方法を提供することによつて達成される。
(6) 発明の実施例
以下本発明実施例を図面によつて詳説する。
本発明の方法においては、第３図に示される構
造が形成された後に、p-型の島１５の上に被着
されたポリシリコン層１４の表面に形成された
SiO2膜１６のみを例えば研磨によつて除去する
（第４図）。
造が形成された後に、p-型の島１５の上に被着
されたポリシリコン層１４の表面に形成された
SiO2膜１６のみを例えば研磨によつて除去する
（第４図）。
次いで、KOH（または硝酸）を用いるコントロ
ールエツチングによつてポリシリコン層１４を選
択的に除去する。酸化膜１２は数μｍの厚さに形
成されているので、それは前記したエツチングに
対してストツパーとしての機能を十分に果す。次
いで全面に酸化膜を再度形成し、しかる後に次の
位置合わせ、パターニングの工程に移る。
ールエツチングによつてポリシリコン層１４を選
択的に除去する。酸化膜１２は数μｍの厚さに形
成されているので、それは前記したエツチングに
対してストツパーとしての機能を十分に果す。次
いで全面に酸化膜を再度形成し、しかる後に次の
位置合わせ、パターニングの工程に移る。
更に、本発明の実施例を第６図を参照して説明
する。
する。
第６図ａ：
p-型、結晶方位〔100〕のシリコン基板２１を
酸化して6000Åの膜厚の酸化膜（二酸化シリコン
膜、SiO2膜）２２を作り、p-型の島２３を作る
部分の上の酸化膜２２のみを残しＶ溝を掘り、
p-型の島２３を形成する。
酸化して6000Åの膜厚の酸化膜（二酸化シリコン
膜、SiO2膜）２２を作り、p-型の島２３を作る
部分の上の酸化膜２２のみを残しＶ溝を掘り、
p-型の島２３を形成する。
第６図ｂ：
Ｖ溝作成の時にマスクとして使つた酸化膜２２
を除去し、全面に4000Åの膜厚のSiO2膜２４を
形成する。
を除去し、全面に4000Åの膜厚のSiO2膜２４を
形成する。
第６図ｃ：
島２３にp+埋没層を作るための不純物拡散を
なすための窓開きをなす。
なすための窓開きをなす。
第６図ｄ：
例えばボロンをイオン注入し、活性化してp+
型領域２５を形成し、全面をウオツシユアウト
し、酸化して1000Åの膜厚のSiO2膜２６を形成
し、次いで2000Åの膜厚の窒化膜２７を被着し、
それをパターニングし窓開きする。
型領域２５を形成し、全面をウオツシユアウト
し、酸化して1000Åの膜厚のSiO2膜２６を形成
し、次いで2000Åの膜厚の窒化膜２７を被着し、
それをパターニングし窓開きする。
第６図ｅ：
熱酸化によつて2000Åの膜厚のSiO2膜２８を
作り、窒化膜２７を燐酸ボイルによつて除去す
る。
作り、窒化膜２７を燐酸ボイルによつて除去す
る。
第６図ｆ：
次のエピタキシヤル成長のため表面をきれいに
する必要があるので、SiO2膜２８を1000Å程度
コントロールエツチングで除去し、シリコンのエ
ピタキシヤル成長を行うと、SiO2膜２８の上に
はポリシリコンが成長してポリシリコン層２９が
形成され、シリコン基板２１のきれいにされた表
面上にはn-型エピタキシヤル層３０が成長する。
次いで化学気相成長法（CVD法）で5000Åの膜
厚のSiO2膜３１を被着する。
する必要があるので、SiO2膜２８を1000Å程度
コントロールエツチングで除去し、シリコンのエ
ピタキシヤル成長を行うと、SiO2膜２８の上に
はポリシリコンが成長してポリシリコン層２９が
形成され、シリコン基板２１のきれいにされた表
面上にはn-型エピタキシヤル層３０が成長する。
次いで化学気相成長法（CVD法）で5000Åの膜
厚のSiO2膜３１を被着する。
第６図ｇ：
次いで本発明の方法によりラツピングにより島
２３の上方のSiO2膜３１を除去し、KOHを用い
ポリシリコン層２９をエツチング（頭削り）す
る。引続き2000Åの膜厚に薄くなつたSiO2膜３
１をウオツシユアウトする。
２３の上方のSiO2膜３１を除去し、KOHを用い
ポリシリコン層２９をエツチング（頭削り）す
る。引続き2000Åの膜厚に薄くなつたSiO2膜３
１をウオツシユアウトする。
第６図ｈ：
CVD法で5000Åの膜厚のSiO2膜３２を成長し、
引続き1500Å膜厚の窒化膜３３を被着する。
引続き1500Å膜厚の窒化膜３３を被着する。
第６図ｉ：
窒化膜３３がn-型エピタキシヤル層３０の上
にのみ残るようエツチングし、SiO2膜３２を島
２３の上方部分のみエツチング除去する。
にのみ残るようエツチングし、SiO2膜３２を島
２３の上方部分のみエツチング除去する。
基板表面にマスクとなる窒化膜３３をパターニ
ングするにも、平坦な表面にレジストを塗布する
ことになるから、均一な厚さにレジストが形成で
き、もつてより集積度の高い微細なパターニング
が容易に可能となる。
ングするにも、平坦な表面にレジストを塗布する
ことになるから、均一な厚さにレジストが形成で
き、もつてより集積度の高い微細なパターニング
が容易に可能となる。
第６図ｊ：
KOHを用い還移領域３４をエツチングする。
第６図ｋ：
窒化膜３３をマスクにSiO2膜３２をエツチン
グし、（KOH、水酸化カリウム＋IPA、イソプロ
ピルアルコール＋EA、エチルアルコール）溶液
でＶ溝３５を掘る。
グし、（KOH、水酸化カリウム＋IPA、イソプロ
ピルアルコール＋EA、エチルアルコール）溶液
でＶ溝３５を掘る。
つまり本発明の方法では、ポリシリコン層２９
を第６図Ｊの工程で除去した後、単結晶シリコン
層３０を第６図Ｋの工程で除去している。一般的
に異方性化学エツチヤントを用いたエツチングで
は、（111）面に対するエツチングが進行しにく
い。ポリシリコン層は（111）面をも含み様々な
面を有した結晶からなり、一方で単結晶シリコン
層は同一の（100）面を有した結晶からなる。こ
のために、前記した異方性化学エツチヤントを作
用させたとき、エツチングが速く進行するのは、
単結晶シリコン層の方である。仮にこのポリシリ
コン層と単結晶層とを同時にエツチングしようと
すると、単結晶シリコン層の方が速く除去されて
しまう。つまりポリシリコン層と単結晶シリコン
層とを同時にエツチングする構成では、ポリシリ
コン層をすべて除去するまでエツチングを続けよ
うとすると、単結晶シリコン層でのオーバーエツ
チが生じるのである。
を第６図Ｊの工程で除去した後、単結晶シリコン
層３０を第６図Ｋの工程で除去している。一般的
に異方性化学エツチヤントを用いたエツチングで
は、（111）面に対するエツチングが進行しにく
い。ポリシリコン層は（111）面をも含み様々な
面を有した結晶からなり、一方で単結晶シリコン
層は同一の（100）面を有した結晶からなる。こ
のために、前記した異方性化学エツチヤントを作
用させたとき、エツチングが速く進行するのは、
単結晶シリコン層の方である。仮にこのポリシリ
コン層と単結晶層とを同時にエツチングしようと
すると、単結晶シリコン層の方が速く除去されて
しまう。つまりポリシリコン層と単結晶シリコン
層とを同時にエツチングする構成では、ポリシリ
コン層をすべて除去するまでエツチングを続けよ
うとすると、単結晶シリコン層でのオーバーエツ
チが生じるのである。
このオーバーエツチが生じると、島領域の
（111）が表出して、（111）面のみからなるＶ溝が
形成された後、傾斜角が（111）面より小さい面
がでてくるため、島形状されるべきエピタキシヤ
ル層３０の厚みがなくなる。そしてこの厚みの減
少が、耐圧を低下させるのである。
（111）が表出して、（111）面のみからなるＶ溝が
形成された後、傾斜角が（111）面より小さい面
がでてくるため、島形状されるべきエピタキシヤ
ル層３０の厚みがなくなる。そしてこの厚みの減
少が、耐圧を低下させるのである。
従つて本発明では、第２の被膜をマスクとして
ポリシリコン層を除去した後、第２の被膜よりも
小さい第３の被膜をマスクとして単結晶シリコン
層を改めてエツチングしている。
ポリシリコン層を除去した後、第２の被膜よりも
小さい第３の被膜をマスクとして単結晶シリコン
層を改めてエツチングしている。
第６図ｌ：
燐酸で窒化膜３３を除去し、次いで、SiO2膜
３２を除去する。
３２を除去する。
第６図ｍ，第６図ｎ：
燐をイオン注入し活性化してn+型埋没層３６
を形成し、全面に2.1μｍの膜厚のSiO2３７を被着
する。ここで前記したシリコン基板２１の研削を
行つた後に上下逆にしたものは第６図ｎに示され
る。p-型の島２３とn-型の島３０とはそれぞれ
p+型埋没層２５、n+型埋没層３６を介し厚い
SiO2膜３７で底と横で分離されている。なお３
８はポリシリコン層を示す。
を形成し、全面に2.1μｍの膜厚のSiO2３７を被着
する。ここで前記したシリコン基板２１の研削を
行つた後に上下逆にしたものは第６図ｎに示され
る。p-型の島２３とn-型の島３０とはそれぞれ
p+型埋没層２５、n+型埋没層３６を介し厚い
SiO2膜３７で底と横で分離されている。なお３
８はポリシリコン層を示す。
第６図ｏ：
全面にSiO2膜３９を形成し、その上にレジス
ト膜４０を塗布形成し、それをp-型の島２３の
部分で窓開きし、その窓を通して燐をイオン注入
し（エネルギー100KeV、ドーズ量27×1014cm
-2）、レジスト膜４０を除去する。イオン注入領
域は点線で示す。
ト膜４０を塗布形成し、それをp-型の島２３の
部分で窓開きし、その窓を通して燐をイオン注入
し（エネルギー100KeV、ドーズ量27×1014cm
-2）、レジスト膜４０を除去する。イオン注入領
域は点線で示す。
第６ｐ：
次のボロンのイオン注入に備えてベース酸化に
よりSiO2膜３９を4000Åの膜厚にし、次いでレ
ジスト層４１を塗布形成し、n-型の島３０の部
分に窓開きをなす。次いでボロンをエネルギー
180KeV、ドーズ量６×1014cm-2でイオン注入す
る。イオン注入領域は点線で示す。
よりSiO2膜３９を4000Åの膜厚にし、次いでレ
ジスト層４１を塗布形成し、n-型の島３０の部
分に窓開きをなす。次いでボロンをエネルギー
180KeV、ドーズ量６×1014cm-2でイオン注入す
る。イオン注入領域は点線で示す。
第６図ｑ
1200℃、45分、乾燥窒素雰囲気中でアニールし
て注入イオンを活性化し、ｎ型ベース４２、ｐ型
ベース４３を形成する。
て注入イオンを活性化し、ｎ型ベース４２、ｐ型
ベース４３を形成する。
第６図ｒ：
SiO2膜３９を部分４４が薄くなるよう部分的
にコントロールエツチングし、その部分を通して
ボロンをイオン注入してｎ型ベース４２領域にエ
ミツタ４５を形成する。
にコントロールエツチングし、その部分を通して
ボロンをイオン注入してｎ型ベース４２領域にエ
ミツタ４５を形成する。
第６図ｓ：
酸化膜３９を部分４６で部分的にエツチング除
去し、14％PSG（燐、シリケート・ガラス）膜４
７を2.5μｍの膜厚に被着し、それを図示の如くに
エツチングする。
去し、14％PSG（燐、シリケート・ガラス）膜４
７を2.5μｍの膜厚に被着し、それを図示の如くに
エツチングする。
第６図ｔ：
熱拡散によつてｐ型ベース４３にエミツタ４８
を形成する。次いでPSG膜４７を除去する。
を形成する。次いでPSG膜４７を除去する。
第７図：
引続き電極窓開き、第１層アルミニウム配線４
９を設け、PSG膜５０を被着し、第２層エルミ
ニウム配線５１を形成し、PSGの保護膜５２を
被着し、背面エツチングをなしその背面に金を蒸
着して電極（図示せず）を形成すると、第７図に
断面図で示される装置が完成する。
９を設け、PSG膜５０を被着し、第２層エルミ
ニウム配線５１を形成し、PSGの保護膜５２を
被着し、背面エツチングをなしその背面に金を蒸
着して電極（図示せず）を形成すると、第７図に
断面図で示される装置が完成する。
(7) 発明の効果
以上詳細に説明した如く本発明によれば、
CEPICの製造工程において平坦化された状態で
位置合わせ、パターニングが可能となり、高耐圧
の集積度の高い微細なパターンが容易に形成され
る効果がある。加えて多結晶半導体層と、単結晶
半導体層とを別々にエツチングするために、島領
域が薄くなるという欠点を解消できる。このため
に従来より高耐圧のCEPICを完成できた。
CEPICの製造工程において平坦化された状態で
位置合わせ、パターニングが可能となり、高耐圧
の集積度の高い微細なパターンが容易に形成され
る効果がある。加えて多結晶半導体層と、単結晶
半導体層とを別々にエツチングするために、島領
域が薄くなるという欠点を解消できる。このため
に従来より高耐圧のCEPICを完成できた。
第１図はEPIC要部の断面図、第２図はCEPIC
要部の断面図、第３図は第２図のデバイスのｐ型
の島の部分の拡大断面図、第４図と第５図は本発
明の方法の特徴を示す断面図、第６図は本発明の
方法を示すための工程図、第７図は第６図に示す
工程により作られる装置の断面図である。 １１……シリコン基板、１２……酸化膜、１３
……n-型の島、１４……ポリシリコン層、１５
……p-型の島、１６……SiO2膜、２１……シリ
コン基板（単結晶半導体基板）、２２……SiO2
膜、２３……p-型の島（島領域）、２４……SiO2
膜（絶縁膜）、２５……p+型領域（p+型埋没層）、
２６……SiO2膜、２７……窒化膜、２８……
SiO2膜、２９……ポリシリコン層（多結晶半導
体層）、３０……n-型エピタキシヤル層（n-型の
島、単結晶半導体層）、３１……SiO2膜（第１の
被膜）、３２……SiO2膜（第２の被膜）、３３…
…窒化膜（第３の被膜）、３４……遷移領域、３
５……Ｖ溝、３６……n+型埋没層、３７……
SiO2膜、３８……ポリシリコン層、３９……
SiO2膜、４０，４１……レジスト膜、４２……
ｎ型ベース、４３……ｐ型ベース、４４……部分
的エツチング部分、４５……エミツタ、４６……
エツチング除去部分、４７……PSG膜、４８…
…エミツタ、４９……第１層アルミニウム配線、
５０……PSG膜、５１……第２層アルミニウム
配線、５２……PSGの保護膜。
要部の断面図、第３図は第２図のデバイスのｐ型
の島の部分の拡大断面図、第４図と第５図は本発
明の方法の特徴を示す断面図、第６図は本発明の
方法を示すための工程図、第７図は第６図に示す
工程により作られる装置の断面図である。 １１……シリコン基板、１２……酸化膜、１３
……n-型の島、１４……ポリシリコン層、１５
……p-型の島、１６……SiO2膜、２１……シリ
コン基板（単結晶半導体基板）、２２……SiO2
膜、２３……p-型の島（島領域）、２４……SiO2
膜（絶縁膜）、２５……p+型領域（p+型埋没層）、
２６……SiO2膜、２７……窒化膜、２８……
SiO2膜、２９……ポリシリコン層（多結晶半導
体層）、３０……n-型エピタキシヤル層（n-型の
島、単結晶半導体層）、３１……SiO2膜（第１の
被膜）、３２……SiO2膜（第２の被膜）、３３…
…窒化膜（第３の被膜）、３４……遷移領域、３
５……Ｖ溝、３６……n+型埋没層、３７……
SiO2膜、３８……ポリシリコン層、３９……
SiO2膜、４０，４１……レジスト膜、４２……
ｎ型ベース、４３……ｐ型ベース、４４……部分
的エツチング部分、４５……エミツタ、４６……
エツチング除去部分、４７……PSG膜、４８…
…エミツタ、４９……第１層アルミニウム配線、
５０……PSG膜、５１……第２層アルミニウム
配線、５２……PSGの保護膜。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の単結晶半導体基板２１表面に凸状
の島領域２３を形成する工程、 該島領域２３表面の少なくとも頂部と側面部の
上に選択的に絶縁膜２８を被膜する工程、 反対導電型の半導体をエピタキシヤル成長し、
該島領域２３の頂部及び側面部表面上の該絶縁膜
２８表面に多結晶半導体層２９を、露出されてい
る基板上に単結晶半導体層３０をそれぞれ設ける
工程、 該多結晶半導体層２９及び単結晶半導体層３０
の表面に第１の被膜３１を形成する工程、 多結晶半導体層２９の頂部の該第１の被膜３１
を除去する工程、 該第１の被膜３１をマスクにし、前記島領域２
３の側面部表面上の多結晶半導体層２９を残留し
て該島領域２３の頂部表面上の多結晶半導体層２
９のみを化学エツチングして除去する工程、 前記多結晶半導体層２９が除去された該島領域
２３上、及びそれに連なる前記単結晶半導体層３
０上に形成された第２の被膜３２を選択的に除去
して前記単結晶半導体層３０上を覆うマスクを形
成する工程、 前記マスクを利用して前記島領域２３の側面部
表面上の多結晶半導体層２９を食刻除去して、島
領域２３および該単結晶半導体層３０の側面を露
出させる工程、 該単結晶半導体層３０の上の該第２の被膜３２
のマスクより小さい領域に第３の被膜３３からな
るマスクを形成する工程、 前記単結晶半導体層３０を該第３の被膜３３の
マスクを利用して選択的に異方性化学エツチング
し、側面が（111）面であり、該第３の被膜３３
のマスクを頂部とする単結晶半導体層３０のみか
らなる島領域を形成する工程 を有することを特徴とする半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182006A JPS6074635A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
| KR1019840005729A KR890003146B1 (ko) | 1983-09-30 | 1984-09-19 | 유전체 격리구조를 가진 보상 반도체장치를 제조하는 방법 |
| US06/652,075 US4579625A (en) | 1983-09-30 | 1984-09-19 | Method of producing a complementary semiconductor device with a dielectric isolation structure |
| EP84401871A EP0140749B1 (en) | 1983-09-30 | 1984-09-21 | Method for producing a complementary semiconductor device with a dielectric isolation structure |
| DE8484401871T DE3473690D1 (en) | 1983-09-30 | 1984-09-21 | Method for producing a complementary semiconductor device with a dielectric isolation structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182006A JPS6074635A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074635A JPS6074635A (ja) | 1985-04-26 |
| JPH0338741B2 true JPH0338741B2 (ja) | 1991-06-11 |
Family
ID=16110672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182006A Granted JPS6074635A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4579625A (ja) |
| EP (1) | EP0140749B1 (ja) |
| JP (1) | JPS6074635A (ja) |
| KR (1) | KR890003146B1 (ja) |
| DE (1) | DE3473690D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081839A (ja) * | 1983-10-12 | 1985-05-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4961097A (en) * | 1985-03-11 | 1990-10-02 | Motorola Inc. | High frequency photo detector and method for the manufacture thereof |
| US4839711A (en) * | 1986-10-16 | 1989-06-13 | Harris Corporation | Dielectric for laser trimming |
| US4870029A (en) * | 1987-10-09 | 1989-09-26 | American Telephone And Telegraph Company, At&T-Technologies, Inc. | Method of forming complementary device structures in partially processed dielectrically isolated wafers |
| US4820653A (en) * | 1988-02-12 | 1989-04-11 | American Telephone And Telegraph Company | Technique for fabricating complementary dielectrically isolated wafer |
| US6228750B1 (en) | 1994-12-30 | 2001-05-08 | Lucent Technologies | Method of doping a semiconductor surface |
| KR20100013649A (ko) * | 2008-07-31 | 2010-02-10 | 삼성전자주식회사 | 광전소자 및 이의 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642352A (en) * | 1979-09-17 | 1981-04-20 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of composite semiconductor device |
| JPS59202647A (ja) * | 1983-05-02 | 1984-11-16 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4408386A (en) * | 1980-12-12 | 1983-10-11 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor integrated circuit devices |
| JPS57204133A (en) * | 1981-06-10 | 1982-12-14 | Hitachi Ltd | Manufacture of semiconductor integrated circuit |
-
1983
- 1983-09-30 JP JP58182006A patent/JPS6074635A/ja active Granted
-
1984
- 1984-09-19 US US06/652,075 patent/US4579625A/en not_active Expired - Fee Related
- 1984-09-19 KR KR1019840005729A patent/KR890003146B1/ko not_active IP Right Cessation
- 1984-09-21 EP EP84401871A patent/EP0140749B1/en not_active Expired
- 1984-09-21 DE DE8484401871T patent/DE3473690D1/de not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642352A (en) * | 1979-09-17 | 1981-04-20 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of composite semiconductor device |
| JPS59202647A (ja) * | 1983-05-02 | 1984-11-16 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0140749A1 (en) | 1985-05-08 |
| KR890003146B1 (ko) | 1989-08-23 |
| JPS6074635A (ja) | 1985-04-26 |
| DE3473690D1 (en) | 1988-09-29 |
| KR850002696A (ko) | 1985-05-15 |
| EP0140749B1 (en) | 1988-08-24 |
| US4579625A (en) | 1986-04-01 |
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