JPS59217364A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS59217364A JPS59217364A JP58092697A JP9269783A JPS59217364A JP S59217364 A JPS59217364 A JP S59217364A JP 58092697 A JP58092697 A JP 58092697A JP 9269783 A JP9269783 A JP 9269783A JP S59217364 A JPS59217364 A JP S59217364A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置、特にバイポーラ・トランジスタ
のＩＣデバイスの製法に関する。
のＩＣデバイスの製法に関する。
背景技術とその問題点
従来の半導体集積回路（ＩＣ）の素子分離法として、例
えば選択酸化（ＬＯＧＯ８）法による分離がある・。第
１図は選択酸化法を使用して製作したバイポーラ・トラ
ンジスタＩＣの要部断面図を示す。
えば選択酸化（ＬＯＧＯ８）法による分離がある・。第
１図は選択酸化法を使用して製作したバイポーラ・トラ
ンジスタＩＣの要部断面図を示す。
同図において、ｆｉ＋は例えばＰ形のシリコン半導体＋
基体、（２；はＮ形のコレクタ埋込層、（３１はＮ形エ
ピタキシャル成長層によるコレクタ領域、（４）はベー
ス領域、（５）はエミッタ領域、（６）は選択酸化によ
るＳ＋０２層、（７）はコレクタ電極取出し部である。
ピタキシャル成長層によるコレクタ領域、（４）はベー
ス領域、（５）はエミッタ領域、（６）は選択酸化によ
るＳ＋０２層、（７）はコレクタ電極取出し部である。
また（Ｃ） 、 （Ｅ） 、 （Ｂ）は夫々コレクタ、
エミッタ、ベースの各端子である。しかしこのバイポー
ラ・トランジスタＩＣを製作するための選択酸化プロセ
スには、次のような問題点があった。即ち、第１図に示
すようなバーズビーク（１μ近くバーズビークが侵入す
る）及びバーズヘッドが発生すること、選択酸化の際の
窓開けとエミッタ領域の窓開けの際に夫々マスク合わせ
が必要であり、その場合合わせ精度及びバーズビーク分
を含めたトレランスが必要であること、ベース電極取出
部とエミッタ電極取出部間がＡｆｆｉ電極のトレランス
により決まるため、狭くするの忙限界があること、コレ
フタの寄生容量が活性領域（所謂イントリンシック部）
以外の領域によって大きく影響されること、そして、こ
れらによってセルサイズの微細化に限界があること等で
ある。
エミッタ、ベースの各端子である。しかしこのバイポー
ラ・トランジスタＩＣを製作するための選択酸化プロセ
スには、次のような問題点があった。即ち、第１図に示
すようなバーズビーク（１μ近くバーズビークが侵入す
る）及びバーズヘッドが発生すること、選択酸化の際の
窓開けとエミッタ領域の窓開けの際に夫々マスク合わせ
が必要であり、その場合合わせ精度及びバーズビーク分
を含めたトレランスが必要であること、ベース電極取出
部とエミッタ電極取出部間がＡｆｆｉ電極のトレランス
により決まるため、狭くするの忙限界があること、コレ
フタの寄生容量が活性領域（所謂イントリンシック部）
以外の領域によって大きく影響されること、そして、こ
れらによってセルサイズの微細化に限界があること等で
ある。
一方、このような問題点を解決するために先に本出願人
は、第２図妊示すようなバイポーラ・トランジスタＩＣ
が得られる製法を提案した（特願昭５８−６２７０１号
参照）。この製法は先ず例えばＰ形のシリコン半導体基
体ｆｉｌにＮ形のコレクタ埋込層（２）を形成して後、
基体主面に絶縁膜例えばＳ＋０２膜（８）を形成し、こ
のＳ＋０２膜（８）の所定部分即ちトランジスタの活性
領域とコレクタ電極取出し部に対応する部分に選択的に
窓孔（９）及び（１〔を形成する。次に５ｉ０２膜（８
）及び窓孔（９１、（１αを含む全面に気相成長を施し
、窓孔（９）及び（［Ｉ内に単結晶−シリコンｔｔｅを
、 Ｓ＋０２膜（８）上に多結晶シリコンａｎ、 を
形成し・００後・単結晶パ１°′αＱ及び多結晶シリコ
ン（ｔ７）を平坦化し、且つ選択的に多結晶シリコン（
１ηを除去する。そして一方の窓孔（９）内の単結晶シ
リコン（１６）ＫＮ 形のコレクタ領域（３１，Ｐ形の
ベース領域（４）及び鹸形のエミッタ領域（５）を形成
し、多結晶シリコン（１７）をベース［極取出部とし、
また他方の窓孔ａ１の単結晶シリコン（１印に計形のコ
レクタ電極取出部を形成してバイポーラ・トランジスタ
ＩＣを得るようにしたものである。この製法によれば、
バーズビーク及びバーズヘッドの発生がなく、コレクタ
の寄生容量の減少、セルサイズの縮小等が得られる。し
づ１し、Ｗ、２図で明らかなよう忙ベース領域（４）、
エミッタ領域（５）、エミッタ電極取出し部ａυの形成
はセル７アライン化されているが、コレクタ領域（３１
とベース領域（４）間の形成についてはＬ及び２０寸法
差があってセルファライン化されていないため、合わせ
精度とトレランスが必要であった。
は、第２図妊示すようなバイポーラ・トランジスタＩＣ
が得られる製法を提案した（特願昭５８−６２７０１号
参照）。この製法は先ず例えばＰ形のシリコン半導体基
体ｆｉｌにＮ形のコレクタ埋込層（２）を形成して後、
基体主面に絶縁膜例えばＳ＋０２膜（８）を形成し、こ
のＳ＋０２膜（８）の所定部分即ちトランジスタの活性
領域とコレクタ電極取出し部に対応する部分に選択的に
窓孔（９）及び（１〔を形成する。次に５ｉ０２膜（８
）及び窓孔（９１、（１αを含む全面に気相成長を施し
、窓孔（９）及び（［Ｉ内に単結晶−シリコンｔｔｅを
、 Ｓ＋０２膜（８）上に多結晶シリコンａｎ、 を
形成し・００後・単結晶パ１°′αＱ及び多結晶シリコ
ン（ｔ７）を平坦化し、且つ選択的に多結晶シリコン（
１ηを除去する。そして一方の窓孔（９）内の単結晶シ
リコン（１６）ＫＮ 形のコレクタ領域（３１，Ｐ形の
ベース領域（４）及び鹸形のエミッタ領域（５）を形成
し、多結晶シリコン（１７）をベース［極取出部とし、
また他方の窓孔ａ１の単結晶シリコン（１印に計形のコ
レクタ電極取出部を形成してバイポーラ・トランジスタ
ＩＣを得るようにしたものである。この製法によれば、
バーズビーク及びバーズヘッドの発生がなく、コレクタ
の寄生容量の減少、セルサイズの縮小等が得られる。し
づ１し、Ｗ、２図で明らかなよう忙ベース領域（４）、
エミッタ領域（５）、エミッタ電極取出し部ａυの形成
はセル７アライン化されているが、コレクタ領域（３１
とベース領域（４）間の形成についてはＬ及び２０寸法
差があってセルファライン化されていないため、合わせ
精度とトレランスが必要であった。
発明の目的
本発明は、上述の点に鑑み、選択酸化法妃よる素子間分
離の問題点を解決し、さらにコレクタ、ベース、エミッ
タの各領域及びエミッタ電極取出し部をセル７アライン
により形成して素子のより微細化を可能にし、高性能、
高集積度のＩＣデバイス装置を製作することができる半
導体装置の製法を提供するも゛のである。
離の問題点を解決し、さらにコレクタ、ベース、エミッ
タの各領域及びエミッタ電極取出し部をセル７アライン
により形成して素子のより微細化を可能にし、高性能、
高集積度のＩＣデバイス装置を製作することができる半
導体装置の製法を提供するも゛のである。
発明の概要
本発明は、凹凸を有する基体王妃半導体層を形成する工
程と、この半導体層上に窒化物層を形成する工程と、こ
の窒化物層上に物質層を形成し、その表面を平坦化する
工程と、上記物質層及び窒化物層をエツチングし、凹部
上に窒化物層が残るようにする工程と、この窒化物層を
マスクに上記半導体層に不純物を導入する工程と、この
窒化物層をマスクに上記半導体層表面忙酸化物層を形成
する工程と、この窒化物層を除去する工程と、上記酸化
物層をマスクに上記半導体層に不純物を導入する工程を
有する半導体装置の製法である。
程と、この半導体層上に窒化物層を形成する工程と、こ
の窒化物層上に物質層を形成し、その表面を平坦化する
工程と、上記物質層及び窒化物層をエツチングし、凹部
上に窒化物層が残るようにする工程と、この窒化物層を
マスクに上記半導体層に不純物を導入する工程と、この
窒化物層をマスクに上記半導体層表面忙酸化物層を形成
する工程と、この窒化物層を除去する工程と、上記酸化
物層をマスクに上記半導体層に不純物を導入する工程を
有する半導体装置の製法である。
上記製法により、素子のより微細化かり能となり、高性
能、高集積度のＩＣデバイスが得られる。
能、高集積度のＩＣデバイスが得られる。
実施例
以下、本発明の半導体装置の製法の実施−について、第
３図な参照して説明する。なお、本例ばＮＰＮ トラン
ジスタ素子の場合であるが、ＰＮＰｐランジスタ素子に
も適用できること勿論である。
３図な参照して説明する。なお、本例ばＮＰＮ トラン
ジスタ素子の場合であるが、ＰＮＰｐランジスタ素子に
も適用できること勿論である。
本実施例においては、先ず第３図Ｎに示すように、Ｐ形
のシリコン半導体基体＋２１１に酸化、膜（８ｉ０２）
四を形成した後、この酸化膜＠に窓開けなして基体（２
１）にＮ形不純物を拡散し、Ｎ形のコレクタ埋込層（ハ
）を形成する。
のシリコン半導体基体＋２１１に酸化、膜（８ｉ０２）
四を形成した後、この酸化膜＠に窓開けなして基体（２
１）にＮ形不純物を拡散し、Ｎ形のコレクタ埋込層（ハ
）を形成する。
次に１第３図Ｂに示すように、酸化膜（社）をエツチン
グ除去した後、薄い酸化膜（８１０２） （２４）を形
成 。
グ除去した後、薄い酸化膜（８１０２） （２４）を形
成 。
し、この酸化膜Ｃ２４１の上九被着したフォトレジスト
′（ハ）をマスク圧してＰ形の不純物を注入し、チャン
ネルストッパ用の埋込層（ハ）を形成する。
′（ハ）をマスク圧してＰ形の不純物を注入し、チャン
ネルストッパ用の埋込層（ハ）を形成する。
次に、第３図Ｃ＜示すように、基体（２１１に８ｉ０２
層（ハ）をＣＶＤ（化学気相成長）法により被着形成し
た後、反応性イオンエツチング（ＲＩＥ）等を使用して
この８１０２層（２７］の所要位置にすなわち活性領域
とコレクタ電極取出し部釦対応する部分に開口部−及び
−を形成する。
層（ハ）をＣＶＤ（化学気相成長）法により被着形成し
た後、反応性イオンエツチング（ＲＩＥ）等を使用して
この８１０２層（２７］の所要位置にすなわち活性領域
とコレクタ電極取出し部釦対応する部分に開口部−及び
−を形成する。
次に、第３図りに示すように５ＩＨ４を使用して気相成
長を行い、８１０２層（５）上ＫＮ形の多結晶シリコン
層備を、開口部−及び（ハ）にＮ形の単結晶シリコンの
エピタキシャル層０１）及び（３１’）を夫々形成する
。この気相成長で形成された多結晶シリコン石船とエピ
タキシャル層Ｇυ、 （３１’）の厚さは等し−・ため
、開口部弼及び（２’、Ｊ上に対応する部分は凹状にな
る。このような形状は、基板の面が（２）、 （１１１
）のいず１であっても得られる。
長を行い、８１０２層（５）上ＫＮ形の多結晶シリコン
層備を、開口部−及び（ハ）にＮ形の単結晶シリコンの
エピタキシャル層０１）及び（３１’）を夫々形成する
。この気相成長で形成された多結晶シリコン石船とエピ
タキシャル層Ｇυ、 （３１’）の厚さは等し−・ため
、開口部弼及び（２’、Ｊ上に対応する部分は凹状にな
る。このような形状は、基板の面が（２）、 （１１１
）のいず１であっても得られる。
次に、第３図Ｈに示すようにフォトレジスト層ｃ３■を
マスクにして開口部の内のエピタキシャル層（３１’）
にＮ形の不純物をイオン注入し、その後ドライブイン拡
散を行って低抵抗のコレクタ電極取出し部Ｃ３印を形成
する。
マスクにして開口部の内のエピタキシャル層（３１’）
にＮ形の不純物をイオン注入し、その後ドライブイン拡
散を行って低抵抗のコレクタ電極取出し部Ｃ３印を形成
する。
次に、第３図Ｈに示すように、フォトレジストＧのを除
去した後、薄い酸化膜（８１０２） Ｃ３４）とＣＶＤ
による窒化膜（８１Ｎ）Ｃ３５１を被着形成するＯなお
、この薄い酸化膜ｃ３４）は厚さが２００〜５００Ｘ位
が適当であるが、形成しないで装置を製作することもで
きる。
去した後、薄い酸化膜（８１０２） Ｃ３４）とＣＶＤ
による窒化膜（８１Ｎ）Ｃ３５１を被着形成するＯなお
、この薄い酸化膜ｃ３４）は厚さが２００〜５００Ｘ位
が適当であるが、形成しないで装置を製作することもで
きる。
次に、第３図Ｇに示すように、フォトレジスト（ト）を
被僧して基体（２１１の表面を平坦化した後、イオンミ
リング又は反応性イオンエツチングにヨリ、多結晶シリ
コン層■の途中まで削る。凹部Ｇ７）の大きさは、通常
数ミクロン平方以下であるため、容易に平坦化すること
ができる。また、この際制御性よくエツチングすること
ができる。
被僧して基体（２１１の表面を平坦化した後、イオンミ
リング又は反応性イオンエツチングにヨリ、多結晶シリ
コン層■の途中まで削る。凹部Ｇ７）の大きさは、通常
数ミクロン平方以下であるため、容易に平坦化すること
ができる。また、この際制御性よくエツチングすること
ができる。
次に、第３図Ｈに示すように、多結晶シリコン層（至）
にＰ形不純物をイオン注入する。この際、凹部０７）の
薄い酸化膜（財）、窒化膜＋３５１及びフォトレジスト
（１）の積層体がイオン注入のストッパとなって、活性
領域にはイオン注入されない。然る後、フォトレジスト
０６）と所要領域の多結晶シリコン層１３０１を残して
不要の多結晶シリコン層（イ）をエツチング除去し、ベ
ース電極取出部（至）を形成する。この多結晶シリコン
層（至）のエツチング後拡散のためのアニールを行う。
にＰ形不純物をイオン注入する。この際、凹部０７）の
薄い酸化膜（財）、窒化膜＋３５１及びフォトレジスト
（１）の積層体がイオン注入のストッパとなって、活性
領域にはイオン注入されない。然る後、フォトレジスト
０６）と所要領域の多結晶シリコン層１３０１を残して
不要の多結晶シリコン層（イ）をエツチング除去し、ベ
ース電極取出部（至）を形成する。この多結晶シリコン
層（至）のエツチング後拡散のためのアニールを行う。
この順序で処理すると、第３図Ｈのようにイオンミリン
グとイオン注入による損傷の影響で多結晶シリコン層（
至）がテーバ状にエッチされるため、後のＡｇ配線の際
有利な形状となる。
グとイオン注入による損傷の影響で多結晶シリコン層（
至）がテーバ状にエッチされるため、後のＡｇ配線の際
有利な形状となる。
逆に不要な多結晶シリコン層（７）の除去前にア二〜ル
すると、多結晶シリコン層（７）はテーパ状にエツチン
グされない。
すると、多結晶シリコン層（７）はテーパ状にエツチン
グされない。
次に、第３図Ｉに示すように１窒化膜□□□をマスクに
して多結晶シリコン層（７）の表面に選択的に酸化膜（
８１０２） Ｃ３！Ｊ （膜厚≧３０００λが適当）を
形成した後、窒化膜１’１５１を除去する。この窒化膜
（ハ）の除去で自動的にベース領域及びエミッタ領域を
形成するための窓開けとコレクタ電極取出し部（至）の
窓開けがで穴る。
して多結晶シリコン層（７）の表面に選択的に酸化膜（
８１０２） Ｃ３！Ｊ （膜厚≧３０００λが適当）を
形成した後、窒化膜１’１５１を除去する。この窒化膜
（ハ）の除去で自動的にベース領域及びエミッタ領域を
形成するための窓開けとコレクタ電極取出し部（至）の
窓開けがで穴る。
次に、第３図Ｊに示すように、フォトレジスト（４１を
マスクにして酸化膜（３９にベース電極取出し部（至）
用の窓開けを行い、同時にコレクタ電極取出し部０階上
の酸化膜（３優の開口部分を若干広げる。
マスクにして酸化膜（３９にベース電極取出し部（至）
用の窓開けを行い、同時にコレクタ電極取出し部０階上
の酸化膜（３優の開口部分を若干広げる。
次に、第３図Ｈに示すように、フォトレジスト（４υで
コレクタ電極取出し部□□□をマスクして活性領域にＰ
形の不純物をイオン注入してベース領域（４ｇ）を形成
する。このとき同時にベース電極取出し部（至）にもイ
オン注入される。この後、アニール処理を施す。
コレクタ電極取出し部□□□をマスクして活性領域にＰ
形の不純物をイオン注入してベース領域（４ｇ）を形成
する。このとき同時にベース電極取出し部（至）にもイ
オン注入される。この後、アニール処理を施す。
次忙、第３図りに示すように、凹部ｃ３力の酸化膜（財
）をエツチング除去した後、Ａｆｆｉのつき抜は防止用
の多結晶シリコン膜（４２をＣＶＤで形成し、必要に応
じてこの多結晶シリコン膜（４２０表面を薄く酸化する
。次に、フォトレジスト（４３をマスクにしてベース領
域（ａ９ｖｃＮ形の不純物例えばヒ素Ａｓをイオン注入
した後、外部拡散防止用のＳ ＋０２膜（図示せず）を
ＣＶＤで形成し、次いでドライブイン拡散してエミッタ
領域（４７）を形成する。そしてこの８１０２１ｊＪの
エツチング除去を行い、この後、アニール処理を施す。
）をエツチング除去した後、Ａｆｆｉのつき抜は防止用
の多結晶シリコン膜（４２をＣＶＤで形成し、必要に応
じてこの多結晶シリコン膜（４２０表面を薄く酸化する
。次に、フォトレジスト（４３をマスクにしてベース領
域（ａ９ｖｃＮ形の不純物例えばヒ素Ａｓをイオン注入
した後、外部拡散防止用のＳ ＋０２膜（図示せず）を
ＣＶＤで形成し、次いでドライブイン拡散してエミッタ
領域（４７）を形成する。そしてこの８１０２１ｊＪの
エツチング除去を行い、この後、アニール処理を施す。
次に、第３図Ｍに示すように、Ａｇを蒸着した彎、エツ
チングによりベース電極（４４）、エミッタ電極（４９
、コレクタ電極（４６１を形成し、次でシンタリングを
行い、目的のバイポーラ・トランジスタＩＣ６Ｄを得る
。
チングによりベース電極（４４）、エミッタ電極（４９
、コレクタ電極（４６１を形成し、次でシンタリングを
行い、目的のバイポーラ・トランジスタＩＣ６Ｄを得る
。
上記第３図Ｉに示す工程で、第４図に示す如くバーズビ
ーク部−の侵入が少いと後の第３図りの酸化膜（至）を
除去する工程で凹部の底部のみならず側部の酸化膜もエ
ツチング除去され、その結果としてエミッタ領域とベー
ス電極取出し部間が短絡し易くなり、実際の半導体装置
へ応用する際の問題となる。上記実施例においては、下
地の薄い酸化膜（財）を適当な厚さである２００〜５０
０Ｘにしてこの問題を解決しているが、更に安定させる
ためには第３図ＩＫ示す工程の後に、次のような工程を
追加するのが良い。
ーク部−の侵入が少いと後の第３図りの酸化膜（至）を
除去する工程で凹部の底部のみならず側部の酸化膜もエ
ツチング除去され、その結果としてエミッタ領域とベー
ス電極取出し部間が短絡し易くなり、実際の半導体装置
へ応用する際の問題となる。上記実施例においては、下
地の薄い酸化膜（財）を適当な厚さである２００〜５０
０Ｘにしてこの問題を解決しているが、更に安定させる
ためには第３図ＩＫ示す工程の後に、次のような工程を
追加するのが良い。
即ち、ＣＶＤでＳ＋０２層を被着形成するかＣＶＤで薄
く堆積した被覆性の良い多結晶シリコン層を熱酸化した
後、イオンミリング又は反応性イオンエツチングで削る
と四部の形状に基づき凹部の側面は削られないで底面の
みが削らガて窓開けすることかで般る。更に、この窓開
けされた部分を直接窒化して、こハをマスクにして選択
酸化を行っても良い。
く堆積した被覆性の良い多結晶シリコン層を熱酸化した
後、イオンミリング又は反応性イオンエツチングで削る
と四部の形状に基づき凹部の側面は削られないで底面の
みが削らガて窓開けすることかで般る。更に、この窓開
けされた部分を直接窒化して、こハをマスクにして選択
酸化を行っても良い。
上述した本発明は、バーズビーク及びバーズヘッドが発
生して問題となっていた従来の選択酸化法に代わる素子
間分離方法であることに加えて、第３図Ｃの工程釦おけ
る５ｉｎ２層（２７）に対する１回の窓開けで、以後コ
レクタ領域（４９）、ベース領域（４印、ｊ エミ
ッタ領域（４７）、エミッタ電極取出し部６０）をセル
ファラインにより形成する。このため、従来の製法と比
較して素子のより微細化を図ることができ、１だコレク
タの寄生容量を減少することができ、高性能、高集積度
のバイポーラ・トランジスタＩＣを製作することができ
る。特に、木表法によれば、最小線幅ルールが２〜３μ
ｍであっても、１ミクロン平方以下（即ちサブミクロン
平方）のエミッタ領域を形成することが可能である。
生して問題となっていた従来の選択酸化法に代わる素子
間分離方法であることに加えて、第３図Ｃの工程釦おけ
る５ｉｎ２層（２７）に対する１回の窓開けで、以後コ
レクタ領域（４９）、ベース領域（４印、ｊ エミ
ッタ領域（４７）、エミッタ電極取出し部６０）をセル
ファラインにより形成する。このため、従来の製法と比
較して素子のより微細化を図ることができ、１だコレク
タの寄生容量を減少することができ、高性能、高集積度
のバイポーラ・トランジスタＩＣを製作することができ
る。特に、木表法によれば、最小線幅ルールが２〜３μ
ｍであっても、１ミクロン平方以下（即ちサブミクロン
平方）のエミッタ領域を形成することが可能である。
発明の効果
本半導体装置の製法によれば、バーズビーク及びバーズ
ヘッドの発生が問題である従来の選択酸化法に代わる素
子分離法であることに加えて、コレクタ領域、ベース領
域、エミッタ領域、エミッタ電極取出し部をセルファラ
インにより形成する゛ことができる。従つそ、従来の製
法と比較して、同一の線幅ルールで、コレクタの寄生容
量の減少（従って、活性領域以外の部分の減少）、セル
・サイズの小形化及び１ミクロン平方以下のエミッタ領
域の製作等が可能になり、高集積度且つ高性能の半導体
装置を製作することができる。
ヘッドの発生が問題である従来の選択酸化法に代わる素
子分離法であることに加えて、コレクタ領域、ベース領
域、エミッタ領域、エミッタ電極取出し部をセルファラ
インにより形成する゛ことができる。従つそ、従来の製
法と比較して、同一の線幅ルールで、コレクタの寄生容
量の減少（従って、活性領域以外の部分の減少）、セル
・サイズの小形化及び１ミクロン平方以下のエミッタ領
域の製作等が可能になり、高集積度且つ高性能の半導体
装置を製作することができる。
第１図及び第２図は従来の製法により製作したバイポー
ラ・トランジスタの断面図、第３図Ａ〜Ｍは本発明の実
施例に係る工程順の断面図、第４図は本発明の説明に供
する要部の拡大断面図である。 （２１１は半導体基体、（ハ）はコレクタ埋込層、Ｃ２
７）は５ｉｎ２層、（イ）は多結晶シリコン層、（ト）
はコレクタ電極取出し部、（３４１は酸化膜、Ｃ１５ｉ
は窒化膜、（至）はペース電極取出し部、（４４）はベ
ース電極、（４５ｉはエミッタ電極、（４ｅはコレクタ
電極、 （４７）はエミッタ領域、囮はベース領域、（
４９）はコレクタ領域、Ｉ！５１Ｊはバイポーラ・トラ
ンジスタである。 第１図 第３図 ２３ 第３図 第３図 第３図 第４図 ３９ 手続補正書 昭和５８年８ 月 １８日 １、事件の表示 昭和５８年特許願第 ９２６９７ 号２、発明の名称
半導体装置の製法 ３、補正をする者 事件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５−号名称（２
］８） ソニー株式会社 代表１１灯ｉｎ役 大 賀 典 雄 ６、補正により増加する発明の数 ７、補正 の 対 象 明細書の発明の詳細な説明の
欄。 （１） 明細書中、第７頁３行「厚さ番工等し℃・」
を「ｊすさはほぼ等しい」と補正する。 （２１同、第１１’ｌｊ５行［ＣＶＤで５ｉＯｚ層Ｊ’
Ｑ「ＣＶＤでＳ ｉ ３Ｎ４層又はＳ ｉｏｚ層」と補
正する。 以 上
ラ・トランジスタの断面図、第３図Ａ〜Ｍは本発明の実
施例に係る工程順の断面図、第４図は本発明の説明に供
する要部の拡大断面図である。 （２１１は半導体基体、（ハ）はコレクタ埋込層、Ｃ２
７）は５ｉｎ２層、（イ）は多結晶シリコン層、（ト）
はコレクタ電極取出し部、（３４１は酸化膜、Ｃ１５ｉ
は窒化膜、（至）はペース電極取出し部、（４４）はベ
ース電極、（４５ｉはエミッタ電極、（４ｅはコレクタ
電極、 （４７）はエミッタ領域、囮はベース領域、（
４９）はコレクタ領域、Ｉ！５１Ｊはバイポーラ・トラ
ンジスタである。 第１図 第３図 ２３ 第３図 第３図 第３図 第４図 ３９ 手続補正書 昭和５８年８ 月 １８日 １、事件の表示 昭和５８年特許願第 ９２６９７ 号２、発明の名称
半導体装置の製法 ３、補正をする者 事件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５−号名称（２
］８） ソニー株式会社 代表１１灯ｉｎ役 大 賀 典 雄 ６、補正により増加する発明の数 ７、補正 の 対 象 明細書の発明の詳細な説明の
欄。 （１） 明細書中、第７頁３行「厚さ番工等し℃・」
を「ｊすさはほぼ等しい」と補正する。 （２１同、第１１’ｌｊ５行［ＣＶＤで５ｉＯｚ層Ｊ’
Ｑ「ＣＶＤでＳ ｉ ３Ｎ４層又はＳ ｉｏｚ層」と補
正する。 以 上
Claims (1)
- 凹凸を有する基体上に半導体層を形成する工程と、該半
導体層上に窒化物層を形成する工程と、該窒化物層上に
物質層を形成し、その表面を平坦化する工程と、上記物
質層及び窒化物層をエツチングし、凹部上に該窒化物層
が残るようにする工程と、該窒化物層をマスクに上記半
導体層に不純物を導入する工程と、該窒化物層をマスク
に上記半導体層表面に酸化物層を形成する工程と、該窒
化物層を除去する工程と、上記酸化物層をマスクに上記
半導体層に不純物を導入する工程を有する半導体装置の
製法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58092697A JPS59217364A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置の製法 |
| EP84902071A EP0144444B1 (en) | 1983-05-26 | 1984-05-25 | Method of manufacturing semiconductor device |
| DE8484902071T DE3485520D1 (de) | 1983-05-26 | 1984-05-25 | Herstellungsverfahren fuer halbleitervorrichtung. |
| PCT/JP1984/000271 WO1984004853A1 (fr) | 1983-05-26 | 1984-05-25 | Procede de fabrication d'un dispositif a semi-conducteur |
| US06/700,707 US4591398A (en) | 1983-05-26 | 1984-05-25 | Method for manufacturing a semiconductor device utilizing self-aligned oxide-nitride masking |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58092697A JPS59217364A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59217364A true JPS59217364A (ja) | 1984-12-07 |
| JPH0340938B2 JPH0340938B2 (ja) | 1991-06-20 |
Family
ID=14061686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58092697A Granted JPS59217364A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置の製法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4591398A (ja) |
| EP (1) | EP0144444B1 (ja) |
| JP (1) | JPS59217364A (ja) |
| DE (1) | DE3485520D1 (ja) |
| WO (1) | WO1984004853A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113467A (ja) * | 1983-11-24 | 1985-06-19 | Nec Corp | 半導体装置の製法 |
| JPS61164262A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 半導体装置 |
| JPS61166071A (ja) * | 1985-01-17 | 1986-07-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5001533A (en) * | 1988-12-22 | 1991-03-19 | Kabushiki Kaisha Toshiba | Bipolar transistor with side wall base contacts |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3683183D1 (de) * | 1985-04-10 | 1992-02-13 | Fujitsu Ltd | Verfahren zum herstellen eines selbtsausrichtenden bipolartransistors. |
| JPS62290173A (ja) * | 1986-06-09 | 1987-12-17 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPS6381855A (ja) * | 1986-09-25 | 1988-04-12 | Mitsubishi Electric Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| JP2615646B2 (ja) * | 1987-08-11 | 1997-06-04 | ソニー株式会社 | バイポーラトランジスタの製造方法 |
| JPH10303195A (ja) * | 1997-04-23 | 1998-11-13 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3611067A (en) * | 1970-04-20 | 1971-10-05 | Fairchild Camera Instr Co | Complementary npn/pnp structure for monolithic integrated circuits |
| JPS5011676A (ja) * | 1973-06-01 | 1975-02-06 | ||
| US4127931A (en) * | 1974-10-04 | 1978-12-05 | Nippon Electric Co., Ltd. | Semiconductor device |
| US4278987A (en) * | 1977-10-17 | 1981-07-14 | Hitachi, Ltd. | Junction isolated IC with thick EPI portion having sides at least 20 degrees from (110) orientations |
| JPS5539677A (en) * | 1978-09-14 | 1980-03-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device and its manufacturing |
| US4168999A (en) * | 1978-12-26 | 1979-09-25 | Fairchild Camera And Instrument Corporation | Method for forming oxide isolated integrated injection logic semiconductor structures having minimal encroachment utilizing special masking techniques |
| US4251300A (en) * | 1979-05-14 | 1981-02-17 | Fairchild Camera And Instrument Corporation | Method for forming shaped buried layers in semiconductor devices utilizing etching, epitaxial deposition and oxide formation |
| JPS5734365A (en) * | 1980-08-08 | 1982-02-24 | Ibm | Symmetrical bipolar transistor |
| FR2508704B1 (fr) * | 1981-06-26 | 1985-06-07 | Thomson Csf | Procede de fabrication de transistors bipolaires integres de tres petites dimensions |
-
1983
- 1983-05-26 JP JP58092697A patent/JPS59217364A/ja active Granted
-
1984
- 1984-05-25 DE DE8484902071T patent/DE3485520D1/de not_active Expired - Lifetime
- 1984-05-25 WO PCT/JP1984/000271 patent/WO1984004853A1/ja active IP Right Grant
- 1984-05-25 US US06/700,707 patent/US4591398A/en not_active Expired - Lifetime
- 1984-05-25 EP EP84902071A patent/EP0144444B1/en not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113467A (ja) * | 1983-11-24 | 1985-06-19 | Nec Corp | 半導体装置の製法 |
| JPS61164262A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 半導体装置 |
| JPS61166071A (ja) * | 1985-01-17 | 1986-07-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5001533A (en) * | 1988-12-22 | 1991-03-19 | Kabushiki Kaisha Toshiba | Bipolar transistor with side wall base contacts |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0340938B2 (ja) | 1991-06-20 |
| US4591398A (en) | 1986-05-27 |
| EP0144444A4 (en) | 1987-12-08 |
| DE3485520D1 (de) | 1992-04-02 |
| EP0144444A1 (en) | 1985-06-19 |
| WO1984004853A1 (fr) | 1984-12-06 |
| EP0144444B1 (en) | 1992-02-26 |
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