JPH0338742B2 - - Google Patents
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- JPH0338742B2 JPH0338742B2 JP56212459A JP21245981A JPH0338742B2 JP H0338742 B2 JPH0338742 B2 JP H0338742B2 JP 56212459 A JP56212459 A JP 56212459A JP 21245981 A JP21245981 A JP 21245981A JP H0338742 B2 JPH0338742 B2 JP H0338742B2
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- material film
- semiconductor layer
- forming
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造方法に関し、特に
バイポーラ型又はMOS型のIC、LSIなどの素子
間分離技術を改良した製造方法に係る。
バイポーラ型又はMOS型のIC、LSIなどの素子
間分離技術を改良した製造方法に係る。
（従来の技術）
従来、半導体装置特にバイポーラICの製造工
程での素子間分離方法としては、pn接合分離、
選択酸化法が一般的に用いられている。この方法
を、バイポーラ縦形npnトランジスタを例にして
以下に説明する。
程での素子間分離方法としては、pn接合分離、
選択酸化法が一般的に用いられている。この方法
を、バイポーラ縦形npnトランジスタを例にして
以下に説明する。
まず、第１ａ図に示す如くｐ型シリコン基板１
に高濃度のｎ型の埋込み領域２を選択的に形成
し、次いで、ｎ型の半導体層３をエピタキシヤル
成長させ、選択酸化のための約1000Å程度のシリ
コン酸膜４を形成し、その上に厚さ約1000Åの耐
酸化性のシリコン窒化膜を堆積する。つづいて、
シリコン酸化膜４とシリコン窒化膜５を写真蝕刻
法によりポターニングしてシリコン酸化膜パター
ン４ａ，４ｂ、シリコン窒化膜パターン５ａ，５
ｂを形成する。ひきつづき、このシリコン酸化膜
パターン４ａ，４ｂ、シリコン窒化膜パターン５
ａ，５ｂをマスクとして、ｎ型の半導体層３を約
5000Å程度シリコンエツチし、さらに同パターン
４ａ，４ｂ，５ａ，５ｂをマスクとして、ボロン
のイオン・インプランテイシヨン法にて、ｐ型の
領域６ａ，６ｂを形成した（第１図ｃ図示）。次
いで、スチームあるいはウエツトの雰囲気で熱酸
化を行ない、選択的に約1μ程度のシリコン酸化
膜７ａ〜７ｃを成長させた（第１図ｄ図示）。つ
づいて、シリコン窒化膜パターン５ａ，５ｂを、
例えば、熱リン酸にて除去しシリコン窒化膜パタ
ーン５ａ直下の領域にボロンのイオン・インプラ
ンテーシヨンを行ない、ベース領域８を形成し、
さらにエミツタとなるｎ型の領域９とコレクタの
電極引き出しのためのｎ型領域１０等をヒ素のイ
オン・インプランテイシヨンで形成し、あらかじ
め形成されているシリコン酸化膜パターン４ａに
コンタクトの窓を開口した後、エミツター電極１
１、ベース電極１２およびコレクタ電極１３を形
成して縦型npnトランジスタを造つた。（第１図
ｅ図示）。この場合、npnトランジスタの素子分
離は、約1μの厚みのフイールド酸化膜７ａ，７
ｃとｐ型領域６ａ，６ｂ等とを併用することによ
つて実現しているが、ｎ型の半導体層６の厚みが
約１〜2μ程度であれば、選択酸化法によるフイ
ールド酸化を直接ｐ型の基板１に接触させ、素子
分離することができる。また、フイールド酸化膜
で直接素子分離する場合でも、素子間のリーク電
流防止のために、ｐ型基板１とフイールド酸化膜
との間に、チヤンネル・ストツプ用のｐ型の不純
物のイオン・インプラテイシヨンを行なつておく
ことが好ましい。
に高濃度のｎ型の埋込み領域２を選択的に形成
し、次いで、ｎ型の半導体層３をエピタキシヤル
成長させ、選択酸化のための約1000Å程度のシリ
コン酸膜４を形成し、その上に厚さ約1000Åの耐
酸化性のシリコン窒化膜を堆積する。つづいて、
シリコン酸化膜４とシリコン窒化膜５を写真蝕刻
法によりポターニングしてシリコン酸化膜パター
ン４ａ，４ｂ、シリコン窒化膜パターン５ａ，５
ｂを形成する。ひきつづき、このシリコン酸化膜
パターン４ａ，４ｂ、シリコン窒化膜パターン５
ａ，５ｂをマスクとして、ｎ型の半導体層３を約
5000Å程度シリコンエツチし、さらに同パターン
４ａ，４ｂ，５ａ，５ｂをマスクとして、ボロン
のイオン・インプランテイシヨン法にて、ｐ型の
領域６ａ，６ｂを形成した（第１図ｃ図示）。次
いで、スチームあるいはウエツトの雰囲気で熱酸
化を行ない、選択的に約1μ程度のシリコン酸化
膜７ａ〜７ｃを成長させた（第１図ｄ図示）。つ
づいて、シリコン窒化膜パターン５ａ，５ｂを、
例えば、熱リン酸にて除去しシリコン窒化膜パタ
ーン５ａ直下の領域にボロンのイオン・インプラ
ンテーシヨンを行ない、ベース領域８を形成し、
さらにエミツタとなるｎ型の領域９とコレクタの
電極引き出しのためのｎ型領域１０等をヒ素のイ
オン・インプランテイシヨンで形成し、あらかじ
め形成されているシリコン酸化膜パターン４ａに
コンタクトの窓を開口した後、エミツター電極１
１、ベース電極１２およびコレクタ電極１３を形
成して縦型npnトランジスタを造つた。（第１図
ｅ図示）。この場合、npnトランジスタの素子分
離は、約1μの厚みのフイールド酸化膜７ａ，７
ｃとｐ型領域６ａ，６ｂ等とを併用することによ
つて実現しているが、ｎ型の半導体層６の厚みが
約１〜2μ程度であれば、選択酸化法によるフイ
ールド酸化を直接ｐ型の基板１に接触させ、素子
分離することができる。また、フイールド酸化膜
で直接素子分離する場合でも、素子間のリーク電
流防止のために、ｐ型基板１とフイールド酸化膜
との間に、チヤンネル・ストツプ用のｐ型の不純
物のイオン・インプラテイシヨンを行なつておく
ことが好ましい。
しかしながら、上述した従来の選択酸化法を用
いてバイポーラICを製造する方法にあつては次
に示すような種々の欠点があつた。
いてバイポーラICを製造する方法にあつては次
に示すような種々の欠点があつた。
第２図はSi3N4パターン５ａ，５ｂをマスクに
してフイールド酸化膜７ａ，７ｃを形成した時の
断面構造を詳しく描いたものである。ただし、第
２図では、半導体層３のシリコンエツチングは、
行なつていない。一般に選択酸化法ではフイール
ド酸化膜７ｂがSi3N4パターン５ａの下の領域に
喰い込んで成長することが知られている（同第２
図のＦ領域）。これはフイールド酸化中に酸化剤
がSi3N4パターン５ａ下の薄いSiO2膜４ａを通し
て拡散していくために酸化膜が形成される部分
Ｄ、いわゆるバードビークとフイールド酸化膜７
ｂの厚い部分が横方向にも回り込んだ部分Ｅとか
らなる。Ｆの長さはたとえばSi3N4パターン５ａ
の厚さが1000Å、その下のSiO2膜４ａが1000Å
の条件で1μｍの膜厚のろフイールド酸化膜７ｂ
を成長させた場合約1μｍに達する、このため、
フイールド領域の巾ｃはSi3N4パターン５ａ，５
ｂ間の距離Ａを2μｍとすると、Ｆが1μｍである
から4μｍ以下に小さくできずLSIの集積化にとつ
て大きな妨げとなる。このようなことから、最
近、Si3N4パターン５ａ，５ｂを厚くし、この下
のSiO2膜を薄くしてバードビーク（図中のＤ部
分）を抑制する方法やフイールド酸化膜７ｂの成
長膜厚を薄くしフイールド酸化膜の喰い込みＦを
抑制する方法が試みられている。しかし、前者で
はフイールド端部におけるストレスが大きくな
り、欠陥が生じ易くなり、後者ではフイールド反
転電圧低下およびフイールド部での配線容量の増
大などの問題があり、選択酸化法による高集積化
には限界がある。
してフイールド酸化膜７ａ，７ｃを形成した時の
断面構造を詳しく描いたものである。ただし、第
２図では、半導体層３のシリコンエツチングは、
行なつていない。一般に選択酸化法ではフイール
ド酸化膜７ｂがSi3N4パターン５ａの下の領域に
喰い込んで成長することが知られている（同第２
図のＦ領域）。これはフイールド酸化中に酸化剤
がSi3N4パターン５ａ下の薄いSiO2膜４ａを通し
て拡散していくために酸化膜が形成される部分
Ｄ、いわゆるバードビークとフイールド酸化膜７
ｂの厚い部分が横方向にも回り込んだ部分Ｅとか
らなる。Ｆの長さはたとえばSi3N4パターン５ａ
の厚さが1000Å、その下のSiO2膜４ａが1000Å
の条件で1μｍの膜厚のろフイールド酸化膜７ｂ
を成長させた場合約1μｍに達する、このため、
フイールド領域の巾ｃはSi3N4パターン５ａ，５
ｂ間の距離Ａを2μｍとすると、Ｆが1μｍである
から4μｍ以下に小さくできずLSIの集積化にとつ
て大きな妨げとなる。このようなことから、最
近、Si3N4パターン５ａ，５ｂを厚くし、この下
のSiO2膜を薄くしてバードビーク（図中のＤ部
分）を抑制する方法やフイールド酸化膜７ｂの成
長膜厚を薄くしフイールド酸化膜の喰い込みＦを
抑制する方法が試みられている。しかし、前者で
はフイールド端部におけるストレスが大きくな
り、欠陥が生じ易くなり、後者ではフイールド反
転電圧低下およびフイールド部での配線容量の増
大などの問題があり、選択酸化法による高集積化
には限界がある。
上述したバーブビーク等が生じると、次のよう
な問題点が起きる。これを第３ａ図、第３ｂ図に
示す従来の選択酸化法によるバイポーラ・トラン
ジスタの製造工程により説明する。
な問題点が起きる。これを第３ａ図、第３ｂ図に
示す従来の選択酸化法によるバイポーラ・トラン
ジスタの製造工程により説明する。
第３ａ図のように、ｎ型のコレクタ領域となる
半導体層２１の表面に、従来の選択酸化法にて、
シリコン酸化膜２２ａ，２２ｂを形成し、この酸
化膜をマスクとして、ボロンのイオン・インプラ
ンテイシヨン法にて、ｐ型のベース領域２３を形
成した。次いで、第３ｂ図の様に、ｎ型のエミツ
ター領域を拡散法あるいは、イオン・インプラン
テイシヨン法にて、形成した。ここにシリコン酸
化膜２４は電極取り出しのための絶縁膜である。
この様な従来の選択酸化法による製造方法の問題
点は、主に、形成されたシリコン酸化膜２２ａ，
２２ｂ等の、いわゆるバード・ビークの形状とバ
ード・ビーク近傍の半導体領域ストレスとそれに
よる欠陥の発生に起因している。まずベース領域
２３の形状においては、ボロンのイオン・インプ
ランテイシヨンによるベース接合の半導体主表面
からの深さをＣ、バード・ビーク直下のベース接
合の深さをＤとすると、Ｃに比べて、バード・ビ
ークの酸化膜の厚みだけ、Ｄの値が小さくなる。
さらに、製造工程中のエツチング処理にて、シリ
コン酸化膜の表面がエツチングされるため、Ｄの
値はさらに小さくなる。このため、前記バード・
ビークの先端部にベース取り出し用のAl電極を
形成すると、Alとシリコンとの反応にて、Alが
ベース領域を貫通し、素子の不良の原因となる。
また、半導体基板主表面の直下のトランジスタの
ベース幅をＡ、バード・ビーク直下のベース幅を
Ｂとすると、前述のようにバード・ビーク部のベ
ースの深さが浅いことと、製造中のエツチング処
理によつてバード・ビークの先端か後退し、バー
ド・ビーク先端からのエミツターの深さが、他の
部分に比べて深くなることと、選択酸化法による
ストレスと欠陥の発生によつてエミツタの異常拡
散が生じ、エミツターの接合の深さがより深くな
り、正常なベース幅Ａに比べて、バード・ビーク
直下のベース幅Ｂが小さくなり、npnトランジス
タのコレクタエミツタ耐圧の不良を発生させ好ま
しくない。このように、選択酸化法をバイポーラ
ICに適用した場合、種々の素子不良の原因とな
り易い。
半導体層２１の表面に、従来の選択酸化法にて、
シリコン酸化膜２２ａ，２２ｂを形成し、この酸
化膜をマスクとして、ボロンのイオン・インプラ
ンテイシヨン法にて、ｐ型のベース領域２３を形
成した。次いで、第３ｂ図の様に、ｎ型のエミツ
ター領域を拡散法あるいは、イオン・インプラン
テイシヨン法にて、形成した。ここにシリコン酸
化膜２４は電極取り出しのための絶縁膜である。
この様な従来の選択酸化法による製造方法の問題
点は、主に、形成されたシリコン酸化膜２２ａ，
２２ｂ等の、いわゆるバード・ビークの形状とバ
ード・ビーク近傍の半導体領域ストレスとそれに
よる欠陥の発生に起因している。まずベース領域
２３の形状においては、ボロンのイオン・インプ
ランテイシヨンによるベース接合の半導体主表面
からの深さをＣ、バード・ビーク直下のベース接
合の深さをＤとすると、Ｃに比べて、バード・ビ
ークの酸化膜の厚みだけ、Ｄの値が小さくなる。
さらに、製造工程中のエツチング処理にて、シリ
コン酸化膜の表面がエツチングされるため、Ｄの
値はさらに小さくなる。このため、前記バード・
ビークの先端部にベース取り出し用のAl電極を
形成すると、Alとシリコンとの反応にて、Alが
ベース領域を貫通し、素子の不良の原因となる。
また、半導体基板主表面の直下のトランジスタの
ベース幅をＡ、バード・ビーク直下のベース幅を
Ｂとすると、前述のようにバード・ビーク部のベ
ースの深さが浅いことと、製造中のエツチング処
理によつてバード・ビークの先端か後退し、バー
ド・ビーク先端からのエミツターの深さが、他の
部分に比べて深くなることと、選択酸化法による
ストレスと欠陥の発生によつてエミツタの異常拡
散が生じ、エミツターの接合の深さがより深くな
り、正常なベース幅Ａに比べて、バード・ビーク
直下のベース幅Ｂが小さくなり、npnトランジス
タのコレクタエミツタ耐圧の不良を発生させ好ま
しくない。このように、選択酸化法をバイポーラ
ICに適用した場合、種々の素子不良の原因とな
り易い。
このようなことから、本出願人は以下に示す新
規なフイールド領域形成手段によりバイポーラ型
半導体装置（例えば縦型npnトランジスタ）の製
造方法を提案した。
規なフイールド領域形成手段によりバイポーラ型
半導体装置（例えば縦型npnトランジスタ）の製
造方法を提案した。
まず、第４図ａに示す如くｐ型の半導体基板１
０１に選択的にｎ型の不純物の高濃度埋込み層１
０２を形成し、その上にｎ型エピタキシヤル半導
体層１０３を約2.5μｍ成長させた後で、半導体層
１０３の表面に写真蝕刻法によりレジストパター
ン１０４ａ，１０４ｂ，１０４ｃを残置させた。
つづいて、このパターニングされたレジスト１０
４ａ，１０４ｂ，１０４ｃをマスクにして半導体
層１０３を、異方性のリアクテイブ・イオンエツ
チングにより、ｐ型の基板１０１に達するまでシ
リコンエツチングすることによつて、幅が約1μ
深さが約3μの溝部１０５ａ，１０５ｂを形成し、
ｎ型の半導体層１０３を島状に分離させる（第４
図ｂ図示）。この時、ボロンのイオン・インプラ
ンテイシヨンにて、素子間のチヤンネルカツトの
ためｐ型の領域１０６ａ，１０６ｂを形成してお
くことが好ましい。
０１に選択的にｎ型の不純物の高濃度埋込み層１
０２を形成し、その上にｎ型エピタキシヤル半導
体層１０３を約2.5μｍ成長させた後で、半導体層
１０３の表面に写真蝕刻法によりレジストパター
ン１０４ａ，１０４ｂ，１０４ｃを残置させた。
つづいて、このパターニングされたレジスト１０
４ａ，１０４ｂ，１０４ｃをマスクにして半導体
層１０３を、異方性のリアクテイブ・イオンエツ
チングにより、ｐ型の基板１０１に達するまでシ
リコンエツチングすることによつて、幅が約1μ
深さが約3μの溝部１０５ａ，１０５ｂを形成し、
ｎ型の半導体層１０３を島状に分離させる（第４
図ｂ図示）。この時、ボロンのイオン・インプラ
ンテイシヨンにて、素子間のチヤンネルカツトの
ためｐ型の領域１０６ａ，１０６ｂを形成してお
くことが好ましい。
次いで、第４図ｃに示す如くレジスト１０４
ａ，１０４ｂ，１０４ｃを除去した後、CVD−
SiO2膜１０７を、素子分離の溝部１０５ａ，１
０５ｂの幅の半分（約5000Å）よりも充分に厚く
堆積させる。この時、CVD−SiO2は溝部の内面
に除々に堆積され、溝部１０５ａ，１０５ｂが充
分に埋込まれ、CVD−SiO2膜１０７の表面が、
ほぼ平坦となつている。なおこの堆積時におい
て、選択酸化法のように高温、長時間の熱酸化処
理を必要としないので、ｐ型の領域１０６ａ，１
０６ｂの再拡散はほとんど起きない。つづいて、
CVD−SiO2膜１０７を弗化アンモンで溝部１０
５ａ，１０５ｂ以外のシリコン半導体層１０３の
部分が露出するまで全面エツチングした。この
時、第４図ｄに示す如く半導体層１０３の上の
CVD−SiO2膜１０７部分の膜厚分だけ除去され、
溝部１０５ａ，１０５ｂ内のみCVD−SiO2が残
置しこれによつて半導体層１０３内に埋め込まれ
たフイールド領域１０７ａ，１０７ｂが形成され
る。
ａ，１０４ｂ，１０４ｃを除去した後、CVD−
SiO2膜１０７を、素子分離の溝部１０５ａ，１
０５ｂの幅の半分（約5000Å）よりも充分に厚く
堆積させる。この時、CVD−SiO2は溝部の内面
に除々に堆積され、溝部１０５ａ，１０５ｂが充
分に埋込まれ、CVD−SiO2膜１０７の表面が、
ほぼ平坦となつている。なおこの堆積時におい
て、選択酸化法のように高温、長時間の熱酸化処
理を必要としないので、ｐ型の領域１０６ａ，１
０６ｂの再拡散はほとんど起きない。つづいて、
CVD−SiO2膜１０７を弗化アンモンで溝部１０
５ａ，１０５ｂ以外のシリコン半導体層１０３の
部分が露出するまで全面エツチングした。この
時、第４図ｄに示す如く半導体層１０３の上の
CVD−SiO2膜１０７部分の膜厚分だけ除去され、
溝部１０５ａ，１０５ｂ内のみCVD−SiO2が残
置しこれによつて半導体層１０３内に埋め込まれ
たフイールド領域１０７ａ，１０７ｂが形成され
る。
次いで、フイールド領域１０７ａ，１０７ｂで
分離された半導体領域にレジスト・ブロツク法に
よるボロンのイオン・インプランテイシヨンにて
ｐ型のベース領域１０８を形成し、半導体層の全
面に約3000Åの絶縁膜１０９を形成し、さらに写
真蝕刻法にて、この絶縁膜１０９にエミツタ、コ
レクタの拡散の窓を開口し、ヒ素イオン・インプ
ランテイシヨンを行ない、エミツタとなるｎ型領
域１１０、コレクタ取出部となるｎ型領域１１１
を形成する。次にｐ型のベース領域１０８に対す
る開口を形成し、半導体表面にAl等の電極材を
堆積させ、この電極材を写真蝕刻法にてパターニ
ングすることによつてベース電極１１２、エミツ
タ電極１１３、コレクタ電極１１４を形成して
npnバイボーラトランジスタを製造する（第４図
ｅ図示）。
分離された半導体領域にレジスト・ブロツク法に
よるボロンのイオン・インプランテイシヨンにて
ｐ型のベース領域１０８を形成し、半導体層の全
面に約3000Åの絶縁膜１０９を形成し、さらに写
真蝕刻法にて、この絶縁膜１０９にエミツタ、コ
レクタの拡散の窓を開口し、ヒ素イオン・インプ
ランテイシヨンを行ない、エミツタとなるｎ型領
域１１０、コレクタ取出部となるｎ型領域１１１
を形成する。次にｐ型のベース領域１０８に対す
る開口を形成し、半導体表面にAl等の電極材を
堆積させ、この電極材を写真蝕刻法にてパターニ
ングすることによつてベース電極１１２、エミツ
タ電極１１３、コレクタ電極１１４を形成して
npnバイボーラトランジスタを製造する（第４図
ｅ図示）。
上述した方法によれば以下に示す種々の効果を
有するバイポーラ型半導体装置を得ることができ
る。
有するバイポーラ型半導体装置を得ることができ
る。
(1) フイールド領域の面積は半導体層に予め設け
た溝部の面積で決めるため、溝部の面積を縮小
化することによつて容易に初期目的の微細なフ
イールド領域を形成でき、高集積度のバイポー
ラ型半導体装置を得ることができる。
た溝部の面積で決めるため、溝部の面積を縮小
化することによつて容易に初期目的の微細なフ
イールド領域を形成でき、高集積度のバイポー
ラ型半導体装置を得ることができる。
(2) フイールド領域の深さは面積に関係なく半導
体層に設けた溝部の深さで決まるため、その深
さを任意に選択することが可能であると共に、
素子間の電流リーク等をフイールド領域で確実
に阻止できる高性能のバイポーラ型半導体装置
を得ることができる。
体層に設けた溝部の深さで決まるため、その深
さを任意に選択することが可能であると共に、
素子間の電流リーク等をフイールド領域で確実
に阻止できる高性能のバイポーラ型半導体装置
を得ることができる。
(3) 溝部を設け、チヤンネルストツパ用の不純物
を溝部に選択的にドーピングした後において
は、従来の選択酸化法のような高温、長時間の
熱酸化工程をとらないため、該不純物領域が横
方向に再拡散して素子形成領域の埋込層あるい
はトランジスタの活性領域まで到達しないので
実効的な素子形成領域の縮小化を防止できる。
この場合、不純物のドーピングをイオン注入に
より行なえばその不純物イオン注入層を溝部の
底部に形成することができ、そのイオン注入層
が再拡散しても素子形成領域の表層（トランジ
スタの活性部）にまで延びることがないため、
実効的な素子形成領域の縮小を防止できると共
に、トランジスタ活性部の不純物領域への阻害
化も防止できる。
を溝部に選択的にドーピングした後において
は、従来の選択酸化法のような高温、長時間の
熱酸化工程をとらないため、該不純物領域が横
方向に再拡散して素子形成領域の埋込層あるい
はトランジスタの活性領域まで到達しないので
実効的な素子形成領域の縮小化を防止できる。
この場合、不純物のドーピングをイオン注入に
より行なえばその不純物イオン注入層を溝部の
底部に形成することができ、そのイオン注入層
が再拡散しても素子形成領域の表層（トランジ
スタの活性部）にまで延びることがないため、
実効的な素子形成領域の縮小を防止できると共
に、トランジスタ活性部の不純物領域への阻害
化も防止できる。
(4) 溝部の全てに絶縁材料を残置させてフイール
ド領域を形成した場合、基板は平坦化されるた
め、その後の電極配線の形成に際して段切れを
生じるのを防止できる。
ド領域を形成した場合、基板は平坦化されるた
め、その後の電極配線の形成に際して段切れを
生じるのを防止できる。
以上のように上記方法では多くのメリツトがあ
る。しかしながら、すべて細い巾のフイールド領
域でLSIを形成する場合はよいが、巾の広いフイ
ールド領域を形成する場合は多少の困難があつ
た。即ち、フイールドの巾の溝の巾Ｓによつてき
まつてしまい、溝に絶縁膜を残す為には絶縁膜を
膜厚（Ｔ）＞1/2Ｓとする必要があり、フイールド
の巾が大きいときには絶縁膜も相当厚く堆積する
必要がある。例えば、20μｍ巾のフイールドを形
成するには絶縁膜厚を10μｍ以上とせねばならず
堆積時間、膜厚精度、クラツクの発生しない条件
など困難な問題が多い。さらに200μｍ巾のフイ
ールド（例えばAlボンデイングパツドの下部な
ど）などは上記方向では形成することが非常に困
難となる。故に巾の広いフイールドを必要とする
場合は第５図に示すようにまず前述の方法に従つ
て巾のせまいフイールド１０７ａ，１０７ｂ，１
０７ｃを埋め込んだ後、例えば絶縁膜（SiO2）
を堆積し写真蝕刻法によりこの絶縁膜を部分的に
残し巾の広いフイールド領域１０７′を形成する
ような方法をとつていた。
る。しかしながら、すべて細い巾のフイールド領
域でLSIを形成する場合はよいが、巾の広いフイ
ールド領域を形成する場合は多少の困難があつ
た。即ち、フイールドの巾の溝の巾Ｓによつてき
まつてしまい、溝に絶縁膜を残す為には絶縁膜を
膜厚（Ｔ）＞1/2Ｓとする必要があり、フイールド
の巾が大きいときには絶縁膜も相当厚く堆積する
必要がある。例えば、20μｍ巾のフイールドを形
成するには絶縁膜厚を10μｍ以上とせねばならず
堆積時間、膜厚精度、クラツクの発生しない条件
など困難な問題が多い。さらに200μｍ巾のフイ
ールド（例えばAlボンデイングパツドの下部な
ど）などは上記方向では形成することが非常に困
難となる。故に巾の広いフイールドを必要とする
場合は第５図に示すようにまず前述の方法に従つ
て巾のせまいフイールド１０７ａ，１０７ｂ，１
０７ｃを埋め込んだ後、例えば絶縁膜（SiO2）
を堆積し写真蝕刻法によりこの絶縁膜を部分的に
残し巾の広いフイールド領域１０７′を形成する
ような方法をとつていた。
この方法では、巾の広いフイールド酸化膜の形
成が可能で、しかも選択酸化法の欠陥の大部分を
克服できるが、一つの大きな欠点が発生する。即
ち、第５図の巾の広いフイールド膜１０７′端で
段差が生じ、平坦性が失われることである。選択
酸化法の場合はフイールド膜の半分はシリコン半
導体層に埋まるが、この方法ではフイールド膜厚
がそのまま段差となるので選択酸化法の場合以上
の段差が生じ巾の広いフイールド膜近傍でマイク
ロリソグラフイーを必要とする場合には大きな障
害となつていた。
成が可能で、しかも選択酸化法の欠陥の大部分を
克服できるが、一つの大きな欠点が発生する。即
ち、第５図の巾の広いフイールド膜１０７′端で
段差が生じ、平坦性が失われることである。選択
酸化法の場合はフイールド膜の半分はシリコン半
導体層に埋まるが、この方法ではフイールド膜厚
がそのまま段差となるので選択酸化法の場合以上
の段差が生じ巾の広いフイールド膜近傍でマイク
ロリソグラフイーを必要とする場合には大きな障
害となつていた。
（発明が解決しようとする課題）
本発明は上記方法を踏えて更に鋭意研究した結
果、半導体層の溝部に対しセルフアラインで、か
つ表面が半導体層主面と同レベルで、幅の広いフ
イールド領域の形成手段を確立し、これによりフ
イールド領域内に平坦性の優れた導電材の配線を
埋め込んだ構造のは半導体装置の製造方法を提供
しようとするものである。
果、半導体層の溝部に対しセルフアラインで、か
つ表面が半導体層主面と同レベルで、幅の広いフ
イールド領域の形成手段を確立し、これによりフ
イールド領域内に平坦性の優れた導電材の配線を
埋め込んだ構造のは半導体装置の製造方法を提供
しようとするものである。
［発明の構成］
（課題を解決するための手段）
以下、本発明を詳細に説明する。
まず、シリコン等の半導体層上にマスク材料膜
を被着した後、該マスク材料膜の幅広及び幅狭の
フイールド領域予定部を写真蝕刻法により除去し
てマスクパターンを形成する。ここに用いるマス
ク材料膜としては、例えばシリコン窒化膜、或い
はシリコン酸化膜とシリコン窒化膜の二層膜、な
どの耐酸化性材料、レジスト、SiO2等を挙げる
ことができる。つづいて、このマスクパターンを
用いて半導体層を所望深さ選択的にエツチングし
て幅広及び幅狭の第１の溝部を形成する。この場
合、エツチング手段として反応性イオンエツチン
グ等又はイオンミリング法等の方向性のエツチン
グ法を用いれば、側面が垂直もしくはほぼ垂直な
溝部を設けることが可能となる。但し、側面がテ
ーパ状の溝部を形成してもよく、このような溝部
を形成することによつて、後記する第１の分離材
膜を形状よく充填することが可能となる。次い
で、マスクパターンを除去した後、第１の溝部の
内面に薄い第１の分離材膜を形成する。ここに用
いる第１の分離材膜としては、例えば熱酸化、窒
化処理より形成される熱酸化膜、Si3N4膜等を挙
げることができる。
を被着した後、該マスク材料膜の幅広及び幅狭の
フイールド領域予定部を写真蝕刻法により除去し
てマスクパターンを形成する。ここに用いるマス
ク材料膜としては、例えばシリコン窒化膜、或い
はシリコン酸化膜とシリコン窒化膜の二層膜、な
どの耐酸化性材料、レジスト、SiO2等を挙げる
ことができる。つづいて、このマスクパターンを
用いて半導体層を所望深さ選択的にエツチングし
て幅広及び幅狭の第１の溝部を形成する。この場
合、エツチング手段として反応性イオンエツチン
グ等又はイオンミリング法等の方向性のエツチン
グ法を用いれば、側面が垂直もしくはほぼ垂直な
溝部を設けることが可能となる。但し、側面がテ
ーパ状の溝部を形成してもよく、このような溝部
を形成することによつて、後記する第１の分離材
膜を形状よく充填することが可能となる。次い
で、マスクパターンを除去した後、第１の溝部の
内面に薄い第１の分離材膜を形成する。ここに用
いる第１の分離材膜としては、例えば熱酸化、窒
化処理より形成される熱酸化膜、Si3N4膜等を挙
げることができる。
次いで、前記第１の溝部を含む半導体層全面に
燐、砒素、ボロンなどの不純物がドープされた多
結晶シリコンからなる導電材膜を堆積する。この
導電材膜の厚さは、前記第１の分離材膜が形成さ
れた第１の溝部内を埋めて、その溝部において導
電材膜表面が半導体層表面とほぼ同一となるよう
に堆積する。
燐、砒素、ボロンなどの不純物がドープされた多
結晶シリコンからなる導電材膜を堆積する。この
導電材膜の厚さは、前記第１の分離材膜が形成さ
れた第１の溝部内を埋めて、その溝部において導
電材膜表面が半導体層表面とほぼ同一となるよう
に堆積する。
次いで、幅広の第１の溝部内の導電材膜上にス
トライプ状のマスクパターンを形成する。ここに
用いるマスクパターン材料としては、例えばレジ
スト、SiO2、Si3N4等を挙げることができる。つ
づいて、前記マスクパターンを用いてリアクテイ
ブイオンエツチング法等の方向性のエツチング法
にて導電材膜をパターニングすることにより、前
記第１の溝部内にストライプ状の導電材膜パター
ンを形成すると共にそれらの間に幅狭の第２の溝
部を形成する。この際、半導体層の別の箇所に設
けた幅狭の溝部においても、その溝部内に形成さ
れた導電材膜が溝部の幅の半分よりも十分に厚い
場合には該幅狭の溝部内に導電材が残存される。
トライプ状のマスクパターンを形成する。ここに
用いるマスクパターン材料としては、例えばレジ
スト、SiO2、Si3N4等を挙げることができる。つ
づいて、前記マスクパターンを用いてリアクテイ
ブイオンエツチング法等の方向性のエツチング法
にて導電材膜をパターニングすることにより、前
記第１の溝部内にストライプ状の導電材膜パター
ンを形成すると共にそれらの間に幅狭の第２の溝
部を形成する。この際、半導体層の別の箇所に設
けた幅狭の溝部においても、その溝部内に形成さ
れた導電材膜が溝部の幅の半分よりも十分に厚い
場合には該幅狭の溝部内に導電材が残存される。
次いで、絶縁材料を前記導電材膜パターン間の
第２の溝部内が埋まるように堆積した後、該絶縁
材料膜を前記半導体層の表面が露出するまでエツ
チングして該第２の溝部内に絶縁材料からなる第
２の分離材を残存させる。この後、必要に応じて
熱酸化して前記多結晶シリコンからなる導電材パ
ターン表面に薄い酸化膜を形成する。
第２の溝部内が埋まるように堆積した後、該絶縁
材料膜を前記半導体層の表面が露出するまでエツ
チングして該第２の溝部内に絶縁材料からなる第
２の分離材を残存させる。この後、必要に応じて
熱酸化して前記多結晶シリコンからなる導電材パ
ターン表面に薄い酸化膜を形成する。
上述した手段で導電材膜パターン間の第２の溝
部内に第２の分離材を残存させることによつて、
薄い第１の分離材膜及び第２の分離材で包囲され
たストライプ状の導電材膜パターン（配線）を有
し、表面が半導体層の表面と略同レベルの幅広の
フイールド領域が形成される。このような幅広或
いは必要に応じて形成された幅狭のフイールド領
域で分離された半導体層にバラポーラ型素子や
MOS型素子等を形成することにより半導体装置
を製造する。
部内に第２の分離材を残存させることによつて、
薄い第１の分離材膜及び第２の分離材で包囲され
たストライプ状の導電材膜パターン（配線）を有
し、表面が半導体層の表面と略同レベルの幅広の
フイールド領域が形成される。このような幅広或
いは必要に応じて形成された幅狭のフイールド領
域で分離された半導体層にバラポーラ型素子や
MOS型素子等を形成することにより半導体装置
を製造する。
（作用）
本発明によれば、段差を有さず、かつ配線が組
込まれた幅広のフイールド領域を形成でき、ひい
ては高密度の配線を備え、かつ高集積度化を達成
した半導体装置を得ることができる。
込まれた幅広のフイールド領域を形成でき、ひい
ては高密度の配線を備え、かつ高集積度化を達成
した半導体装置を得ることができる。
（実施例）
以下、本発明をバイポーラLSIの製造に適用し
た例について図面を参照して説明する。
た例について図面を参照して説明する。
実施例 １
まず、ｐ型半導体基板３０１に選択的にｎ型不
純物の高濃度埋込み層３０２を形成し、この上に
厚さ約2μｍのｎ型エピタキシヤル半導体層３０
３を成長させた後、半導体層３０３表面に薄いシ
リコン窒化膜を堆積し、更に幅狭及び幅広の溝部
形成予定部に対応するシリコン窒化膜をフオトエ
ツチング技術により除去してシリコン窒化酸パタ
ーン３０４ａ〜３０４ｃを形成した（第６図ａ図
示）。
純物の高濃度埋込み層３０２を形成し、この上に
厚さ約2μｍのｎ型エピタキシヤル半導体層３０
３を成長させた後、半導体層３０３表面に薄いシ
リコン窒化膜を堆積し、更に幅狭及び幅広の溝部
形成予定部に対応するシリコン窒化膜をフオトエ
ツチング技術により除去してシリコン窒化酸パタ
ーン３０４ａ〜３０４ｃを形成した（第６図ａ図
示）。
次いで、シリコン窒化膜パターン３０４ａ〜３
０４ｃをマスクとしてリアクテイブイオンエツチ
ング法により半導体層３０３を所望深さエツチン
グして幅狭の第１の溝部３０５ａ、幅広の第１の
溝部３０５ｂを形成した後、同パターン３０４ａ
〜３０４ｃをマスクとしてボロンをイオン注入
し、活性化して溝部３０５ａ，３０５ｂ下にp+
型領域３０６ａ，３０６ｂを形成した。ひきつづ
き溝部３０５ａ，４０５ｂを含む全面に該溝部３
０５ａ，３０５ｂの深さより十分薄い第１の
CVD−SiO2膜３０７を堆積した（第６図ｂ図
示）。
０４ｃをマスクとしてリアクテイブイオンエツチ
ング法により半導体層３０３を所望深さエツチン
グして幅狭の第１の溝部３０５ａ、幅広の第１の
溝部３０５ｂを形成した後、同パターン３０４ａ
〜３０４ｃをマスクとしてボロンをイオン注入
し、活性化して溝部３０５ａ，３０５ｂ下にp+
型領域３０６ａ，３０６ｂを形成した。ひきつづ
き溝部３０５ａ，４０５ｂを含む全面に該溝部３
０５ａ，３０５ｂの深さより十分薄い第１の
CVD−SiO2膜３０７を堆積した（第６図ｂ図
示）。
次いで、全面にリンドープ多結晶シリコン膜３
０８を幅広の溝部３０５ｂの深さと同程度の厚さ
となるように堆積した後、幅広の溝部３０５ｂ内
の多結晶シリコン膜３０８主面上に写真蝕刻法に
よりストライプ状のレジストパターン３０９ａ，
３０９ｂを形成した（第６図ｃ図示）。つづいて
多結晶シリコン膜３０８をリアクテイブイオンエ
ツチング法等の異方性エツチングを行なつた。こ
の時、薄い第１のCVD−SiO2膜３０７が被覆さ
れた幅狭の溝部３０５ａに多結晶シリコン３１０
が残存した。同時に、幅広の溝部３０５ｂの側面
に多結晶シリコンパターン３１１ａ，３１１ｂ
が、レジストパターン３０９ａ，３０９ｂ下の溝
部３０５ｂ内にも多結晶シリコンパターン３１１
ｃ，３１１ｂが夫々形成された（第６図ｄ図示）。
なおこの場合、湿式エツチング法で行なえばレジ
ストパターン３０９ａ，３０９ｂに対応する多結
晶シリコンパターン３１１ａ，３１１ｂのみが形
成される。
０８を幅広の溝部３０５ｂの深さと同程度の厚さ
となるように堆積した後、幅広の溝部３０５ｂ内
の多結晶シリコン膜３０８主面上に写真蝕刻法に
よりストライプ状のレジストパターン３０９ａ，
３０９ｂを形成した（第６図ｃ図示）。つづいて
多結晶シリコン膜３０８をリアクテイブイオンエ
ツチング法等の異方性エツチングを行なつた。こ
の時、薄い第１のCVD−SiO2膜３０７が被覆さ
れた幅狭の溝部３０５ａに多結晶シリコン３１０
が残存した。同時に、幅広の溝部３０５ｂの側面
に多結晶シリコンパターン３１１ａ，３１１ｂ
が、レジストパターン３０９ａ，３０９ｂ下の溝
部３０５ｂ内にも多結晶シリコンパターン３１１
ｃ，３１１ｂが夫々形成された（第６図ｄ図示）。
なおこの場合、湿式エツチング法で行なえばレジ
ストパターン３０９ａ，３０９ｂに対応する多結
晶シリコンパターン３１１ａ，３１１ｂのみが形
成される。
次いで、第２のCVD−SiO2３１２を多結晶シ
リコンパターン３１１ａ〜３１１ｄ間である第２
の溝部の開口部幅の半分よりも充分厚い膜厚で堆
積させた（第６図ｅ図示）。つづいて、CVD−
SiO2膜３１２を弗化アンモニウムでシリコン窒
化膜パターン３０４ａ〜３０４ｃの表面が露出す
るまでエツチングして幅広の溝部３０５ｂ内の多
結晶シリコンパターン３１１ａ〜３１１ｄ間に
CVD−SiO2３１２′ａ〜３１２′ｃを残存させた
（第６図ｆ図示）。ひきつづき、シリコン窒化膜パ
ターン３０４ａ〜３０４ｃを除去し、熱酸化処理
を施した。これによつて狭の溝部３０５ａ内の残
存多結晶シリコン３１０表面に酸化膜３１３が成
長され、周囲が第１のCVD−SiO2膜３０７及び
酸化膜３１３で覆われた多結晶シリコン３１０
（配線）を有する幅狭のフイールド領域３１４が
形成された。同時に多結晶シリコンパターン３１
１ａ〜３１１ｄの表面にも酸化膜３１３が成長さ
れ、周囲が第１のCVD−SiO2膜３０７、CVD−
SiO2３１２a′〜３１２c′及び酸化膜３１３で覆わ
れた多結晶シリコンパターン３１１ａ〜３１１ｄ
（配線）を有する幅広のフイールド領域３１５が
形成された（第６図ｇ図示）。なお、３１３′は半
導体層３０３表面に成長された酸化膜である。そ
の後、幅狭、幅広のフイールド領域３１４，３１
５で分離された島状の半導体層に図示しないが常
法に従つてpnpトランジスタを形成してバイポー
ラLSIを製造した。
リコンパターン３１１ａ〜３１１ｄ間である第２
の溝部の開口部幅の半分よりも充分厚い膜厚で堆
積させた（第６図ｅ図示）。つづいて、CVD−
SiO2膜３１２を弗化アンモニウムでシリコン窒
化膜パターン３０４ａ〜３０４ｃの表面が露出す
るまでエツチングして幅広の溝部３０５ｂ内の多
結晶シリコンパターン３１１ａ〜３１１ｄ間に
CVD−SiO2３１２′ａ〜３１２′ｃを残存させた
（第６図ｆ図示）。ひきつづき、シリコン窒化膜パ
ターン３０４ａ〜３０４ｃを除去し、熱酸化処理
を施した。これによつて狭の溝部３０５ａ内の残
存多結晶シリコン３１０表面に酸化膜３１３が成
長され、周囲が第１のCVD−SiO2膜３０７及び
酸化膜３１３で覆われた多結晶シリコン３１０
（配線）を有する幅狭のフイールド領域３１４が
形成された。同時に多結晶シリコンパターン３１
１ａ〜３１１ｄの表面にも酸化膜３１３が成長さ
れ、周囲が第１のCVD−SiO2膜３０７、CVD−
SiO2３１２a′〜３１２c′及び酸化膜３１３で覆わ
れた多結晶シリコンパターン３１１ａ〜３１１ｄ
（配線）を有する幅広のフイールド領域３１５が
形成された（第６図ｇ図示）。なお、３１３′は半
導体層３０３表面に成長された酸化膜である。そ
の後、幅狭、幅広のフイールド領域３１４，３１
５で分離された島状の半導体層に図示しないが常
法に従つてpnpトランジスタを形成してバイポー
ラLSIを製造した。
しかして、本実施例によれば幅広のフイールド
領域３１５内に配線として機能するリンドープ多
結晶シリコンパターン３１１ａ〜３１１ｄを埋め
込むことができるため、高性能化、高信頼性と共
に高密度の配線形成を可能にして高集積化を達成
したバイポーラLSIを得ることができる。
領域３１５内に配線として機能するリンドープ多
結晶シリコンパターン３１１ａ〜３１１ｄを埋め
込むことができるため、高性能化、高信頼性と共
に高密度の配線形成を可能にして高集積化を達成
したバイポーラLSIを得ることができる。
なお、本発明に係る半導体装置の製造において
は、半導体層としてｐ型半導体基板に設けたｐ
型エピタキシヤル層、ｐ型半導体基板にｎ型エ
ピタキシヤル層を２回積層したもの、或いは同基
板にｐ型エピタキシヤル層とｎ型エピタキシヤル
層を夫々積層したものを用いてもよい。
は、半導体層としてｐ型半導体基板に設けたｐ
型エピタキシヤル層、ｐ型半導体基板にｎ型エ
ピタキシヤル層を２回積層したもの、或いは同基
板にｐ型エピタキシヤル層とｎ型エピタキシヤル
層を夫々積層したものを用いてもよい。
本発明に係る半導体装置の製造においては、上
記実施例の如くｐ型半導体基板上のｎ型半導体層
にnpnバイポーラトランジスタを形成する以外
に、例えばｐ型半導体基板に三重拡散法により
npnバイポーラトランジスタを形成してもよい。
記実施例の如くｐ型半導体基板上のｎ型半導体層
にnpnバイポーラトランジスタを形成する以外
に、例えばｐ型半導体基板に三重拡散法により
npnバイポーラトランジスタを形成してもよい。
本発明に係る半導体装置の製造方法は上記実施
例の如くnpnバイポーラトランジスタの製造のみ
に限らず、I2L等の他のバイポーラ型半導体装置
やMOS半導体装置の製造にも同様に適用できる。
例の如くnpnバイポーラトランジスタの製造のみ
に限らず、I2L等の他のバイポーラ型半導体装置
やMOS半導体装置の製造にも同様に適用できる。
［発明の効果］
以上詳述した如く、本発明によればマスク合わ
せ余裕度をとることなく、微細或いは広幅等の任
意のフイールド領域を主に半導体層に設けられた
溝部に対してセルフアラインで形成できと共に、
広幅のフイールド領域内に平坦性の優れた導電材
からなる複数の配線を埋め込んだ構造のバイポー
ラトランジスタ等の半導体装置を製造し得る方法
を提供できるものである。
せ余裕度をとることなく、微細或いは広幅等の任
意のフイールド領域を主に半導体層に設けられた
溝部に対してセルフアラインで形成できと共に、
広幅のフイールド領域内に平坦性の優れた導電材
からなる複数の配線を埋め込んだ構造のバイポー
ラトランジスタ等の半導体装置を製造し得る方法
を提供できるものである。
第１図ａ〜ｅは従来の選択酸化法を採用した縦
形npnトランジスタの製造工程を示す断面図、第
２図は従来の選択酸化法の問題点を説明するため
の断面図、第３図ａ，ｂは従来の選択酸化法のバ
イポーラトランジスタに適用した場合の問題点を
説明するための断面図、第４図ａ〜ｅは本出願人
が既に提案したnpnバイポーラトランジスタの製
造を示す工程断面図、第５図は第４図ａ〜ｅの変
形手段によりフイールド領域を形成した状態を示
す断面図、第６図ａ〜ｇは本発明の実施例におけ
るバイポーラLSIの製造工程を示す断面図であ
る。 ３０１……ｐ型半導体基板、３０２……n+型
の埋込み層、３０３……ｎ型エピタキシヤル半導
体層、２０４ａ，２０４ｂ……シリコン窒化膜パ
ターン、３０５ａ，３０５ｂ……第１の溝部、３
０６ａ，３０６ｂ……p+型領域、３１４，３１
４′……幅狭のフイールド領域、３１５，３１
５′……幅広のフイールド領域、３０７……第１
のCVD−SiO2膜、３１１ａ〜３１１ｄ……多結
晶シリコンパターン、３１２a′〜３１２d′……残
存CVD−SiO2。
形npnトランジスタの製造工程を示す断面図、第
２図は従来の選択酸化法の問題点を説明するため
の断面図、第３図ａ，ｂは従来の選択酸化法のバ
イポーラトランジスタに適用した場合の問題点を
説明するための断面図、第４図ａ〜ｅは本出願人
が既に提案したnpnバイポーラトランジスタの製
造を示す工程断面図、第５図は第４図ａ〜ｅの変
形手段によりフイールド領域を形成した状態を示
す断面図、第６図ａ〜ｇは本発明の実施例におけ
るバイポーラLSIの製造工程を示す断面図であ
る。 ３０１……ｐ型半導体基板、３０２……n+型
の埋込み層、３０３……ｎ型エピタキシヤル半導
体層、２０４ａ，２０４ｂ……シリコン窒化膜パ
ターン、３０５ａ，３０５ｂ……第１の溝部、３
０６ａ，３０６ｂ……p+型領域、３１４，３１
４′……幅狭のフイールド領域、３１５，３１
５′……幅広のフイールド領域、３０７……第１
のCVD−SiO2膜、３１１ａ〜３１１ｄ……多結
晶シリコンパターン、３１２a′〜３１２d′……残
存CVD−SiO2。
Claims (1)
- 【特許請求の範囲】 １ 半導体層のフイールド形成予定部に幅広の第
１の溝部を形成する工程と、この溝部内面に薄い
第１の分離材膜を形成する工程と、この分離材膜
が設けられた前記溝部内に不純物がドープされた
多結晶シリコンからなる導電材膜を該溝部が埋ま
るように形成する工程と、この導電材膜をパター
ニングして前記溝部内にストライプ状の導電材膜
パターンを形成すると共にそれらの間に幅狭の第
２の溝部を形成する工程と、絶縁材料を前記導電
材膜パターン間の第２の溝部内が埋まるように堆
積した後、該絶縁材料膜を前記半導体層の表面が
露出するまでエツチングして該第２の溝部内に絶
縁材料からなる第２の分離材を残存させることに
より、第１の溝部内に導電材膜パターン及び絶縁
材料を埋め込んだ幅広のフイールド領域を形成す
る工程を具備したことを特徴とする半導体装置の
製造方法。 ２ 幅広の第１の溝部を形成する際、同時に半導
体層の別の箇所に幅狭の溝部を形成し、更に導電
材膜のパターン間の第２の溝部に第２の分離材を
残存させると同時に、前記幅狭の溝部内に同分離
剤を残存させることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21245981A JPS58112342A (ja) | 1981-12-25 | 1981-12-25 | 半導体装置の製造方法 |
| EP82107583A EP0073025B1 (en) | 1981-08-21 | 1982-08-19 | Method of manufacturing dielectric isolation regions for a semiconductor device |
| DE8282107583T DE3279874D1 (en) | 1981-08-21 | 1982-08-19 | Method of manufacturing dielectric isolation regions for a semiconductor device |
| US06/410,083 US4532701A (en) | 1981-08-21 | 1982-08-19 | Method of manufacturing semiconductor device |
| US06/738,404 US4615104A (en) | 1981-08-21 | 1985-05-28 | Method of forming isolation regions containing conductive patterns therein |
| US06/737,922 US4615103A (en) | 1981-08-21 | 1985-05-28 | Method of forming isolation regions containing conductive patterns therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21245981A JPS58112342A (ja) | 1981-12-25 | 1981-12-25 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27986389A Division JPH02177330A (ja) | 1989-10-30 | 1989-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58112342A JPS58112342A (ja) | 1983-07-04 |
| JPH0338742B2 true JPH0338742B2 (ja) | 1991-06-11 |
Family
ID=16622975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21245981A Granted JPS58112342A (ja) | 1981-08-21 | 1981-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58112342A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4385975A (en) * | 1981-12-30 | 1983-05-31 | International Business Machines Corp. | Method of forming wide, deep dielectric filled isolation trenches in the surface of a silicon semiconductor substrate |
| JPH0660314U (ja) * | 1993-02-02 | 1994-08-23 | 友親 上甲 | 刈払機 |
| KR100515075B1 (ko) * | 1998-06-30 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체소자의 매립배선 형성방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564245A (en) * | 1979-06-14 | 1981-01-17 | Ibm | Method of forming embedded oxide isolating region |
| JPS5615056B2 (ja) * | 1973-02-08 | 1981-04-08 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5615056U (ja) * | 1979-07-12 | 1981-02-09 |
-
1981
- 1981-12-25 JP JP21245981A patent/JPS58112342A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5615056B2 (ja) * | 1973-02-08 | 1981-04-08 | ||
| JPS564245A (en) * | 1979-06-14 | 1981-01-17 | Ibm | Method of forming embedded oxide isolating region |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58112342A (ja) | 1983-07-04 |
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