JPS5843903B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （１）発明の利用分野 本発明は、半導体装置の製造方法に関し、特に高耐圧半
導体集積回路の製造方法に関するものである。

更には 本発明は、表面は平担ではあるが、部分的に厚
さの異なる半導体エピタキシアル層を半導体基板上に有
する構造の半導体装置の製造方法に関する。

（２）従来技術 第１図に従来の半導体装置の一例を示す。

従来の集積回路のアイソレーションはＰＮ接合に逆バイ
アスを印加し、ＰＮダイオードの逆方向特性を利用し行
なっている。

そのためアイソレーション耐圧は、ＰＮ接合の逆耐圧電
圧によってその上限値が抑えられる。

なお、第１図において記号１１は一導電型の半導体基板
、１２は基板と反対導電型の高不純物濃度の埋込層、１
３は１２と逆導電型の高不純物濃度の埋込層、１４は反
対導電型のエピタキシャル成長半導体層でｔＦ、Ｐはそ
の厚み、１５はアイソレーション用の基板と同導電型の
拡散層、１６はシリコン酸化膜（Ｓｉｎ２膜）を、それ
ぞれ示す。

（以下の図においても同一番号は同じ要素を示す。

）一般に、プレーナー型のＰＮ接合の逆耐圧値を高める
ためには、以下の方法が考えられている。

１）低不純物濃度領域側の不純物濃度をさらに低くする
。

２）拡散層の拡散深さを深くする。

一般に拡散層は、第２図にその断面図を示したようにほ
ぼ円形状に拡がる。

従って、このＰＮ接合に逆バイアスを印加すると、その
円形部分の電界が強くなり、耐圧はこの部分で決まるこ
とになる。

そのため、拡散深さが深くなるほどこの円形部分の電界
集中が弱くなり、耐圧も向上する。

３）第３図に示したように、拡散層３２の周囲にフィル
ド・プレート（ＥＰ）、フィルド・リミツテング（ＦＬ
Ｒ）等の外部的対策を行なう。

しかし、第１図に示した現在の集積回路構造に上記対策
を行なうと、下記のような問題が生ずる。

Ｎ型エピタキシャル層１４の比抵抗とその厚みｔＥＰは
、その内部に形成されるトランジスタの耐圧によって決
定される。

まず回路に印加される最大電圧値■ からトラン
ジスタのコレクタｏｍａｘ −エミッタ間の電圧ＢｖｏＥｏが決まる（通常■
二ＢＶ ととられる）。

次に、電ｃｏｍａｘ ＯＥＯ 流増幅率ｈＦＥとＢｖｏ８ｏから、ペースコレクタ間道
Ｖ 耐電圧ＢＶＯＢｏが未まる（通常Ｂ Ｖ ｃ 、ｏ−０
ＢＯ）。

ｆ昨７ ＢＶｏＢｏは、ペースコレクタ間のＰＮ接合の逆耐電圧
であるから、その値から、エピタキシャル層の最小比抵
抗値ρ 、が決まる。

一般に製Ｐｍ１ｎ 造工程のバラツキ拡散深さ、表面の影響等を考慮して、
ρ 、 より高い値ρ が決まる。

Ｐｍ１ｎ ρＥＰ が決まると、次にエピタキシャル層の厚みｔＦ
、Ｐを求める。

’ＥＰは比抵抗の最大値ρＢＰｍａｘ状態で、最大印加
電圧時にペースコレクタ接合よりエピタキシャル側へ延
びる空乏層の幅をその最小値ｔ 、 とじ、製造工程
のバラツキを考慮Ｐｍ１ｎ してｔ８Ｐを決める。

以上の説明から、高耐圧化を行なうには、ρＥＰを高く
し、ｔＦ、Ｐを大きくする必要があることが分る。

ｔＦ、Ｐが厚くなれば、第１図からＰ＋アイソレーショ
ン拡散層１５の拡散深さを増大する必要があることがわ
かる。

拡散深さが深くなれば、第２図のようにアイソレーショ
ン拡散層１５の横方向の拡がりが大きくなり、その占有
面積が増大する。

例えば、耐圧１５０ｖの集積回路を考えた場合、ｔ は
３５μｍ、ρ８Ｐは１５Ω■程度であり、Ｐ 第２図に示したような上下アイソレーション方式がとれ
たとしても、アイソレーション拡散層１５の拡散深さＸ
ｌは２５μｍ程度になりその値だけアイソレーションの
余分な面積が増加することになる。

さらに、ρ。１の値を高めた結果、第２図に示した空乏
層２１の拡がりＸ２は３０μｍ程度になり、低耐圧集積
回路に比ベアイソレーションを行なうための領域として
３０μｍ〜４０１１ｍの面積が増加することになる。

さらに、高耐圧集積回路を実際に作る場合、回路内の実
際に高耐圧を必要とする素子が設けられるアイソレーシ
ョンの島の数は、かなり少ない場合が普通である。

そのような低耐圧のアイソレーションに対しても、アイ
ソレーションにｉする面積は、はぼ同程度になり、この
ための面積増大は経済的にその集積回路の存在意味をな
くしてさえいた。

さらに、低耐圧部での問題は、トランジスタのコレクタ
飽和抵抗ｒ が、（ρ。

１高くなったこＳ。

とと、ｔＢＰが厚くなったことのために）極めて大きく
なることである。

例えば、現在低耐圧集積回路で使用されているトランジ
スタのエミッタ面積は、２０μｍ×２０μｍ程度であり
、ρ。

、＝１．５Ωａｎ、ｔＦ、Ｐ＝１０μｍである。

これと同一のｒ８゜を有するトランジスタを前述したρ
二１５Ｇ１］、ｔＥＰ＝３５μｍで実現しようとす
ると、エミッタ面積を大きくする必要があり、３５倍の
１２０μｍ×１２０μｍにもなってしまうので、やはり
経済的に集積回路の実現は困難になる。

そこで考え出された構造は、第４図に示した断面構造で
ある←特公昭５ｌ−４８９５５）。

この構造の特徴は、エピタキシャル層１４の厚みが、高
耐圧素子形成部１４−１と低耐圧素子形成部１４−２で
異なり、アイソレーション拡散層１５の形成は薄い部分
で行なうことができることである。

さらに、エピタキシャル層の薄い部分に低耐圧トランジ
スタが形成されるので、ｒ８ｏを低耐圧集積回路と同一
にするためのエミッタ面積は当然、第１図の場合に比べ
小さくなる。

上記第４図に示される半導体集積回路を形成するための
一つの製法として、 ■ 基板の所定領域をエツチングし、凹部を有する基板
を作製する； ■ 基板の凹部のみに選択エピタキシアル成長により半
導体層を形成する； ■ 更に全面に第２回目のエピタキシアル成長により半
導体層を作成する； なる工程によって、表面が平坦で厚みの異なるエピタキ
シアル成長層を基板上に形成し、集積回路を製造する方
法が提案されている。

（特公昭５１−４ ｓ ９５５ ） しかしながら、上記方法では、エピタキシアル成長を２
回行なわねばならず、又、上記■の選択エピタキシアル
成長も複雑であり、全体として製造方法が簡単でない。

又、他の製造方法として、 ■ 基板１１の所定領域をエツチングし、凹部４１を有
する基板を作成する； ■ 凹部を含む基板全面にエピタキシアル成長により半
導体層を形成する。

■ エピタキシアル成長層に生じた基板凹部４１が転写
された二次凹部の底面にマスク材を設はエツチングによ
りエピタキシアル成長層表面を平坦化する； なる工程を取ることによって、第４図の構造の半導体装
置を製造する方法も提案されている（特開昭５２−４３
３６９、特開昭５２−６９５８７）。

しかしながら、従来の半導体装置では、結晶軸方向＜１
００＞に平行な辺からなる矩形パターンの凹部を形成し
ていたため、この方法では、エピタキシアル成長層の表
面の平坦化が十分に達成し得ないことが多く、二次凹部
のマスク周辺に凸部が残される場合が生じ、したがって
エツチング又は機械研磨工程をさらに行なわねばならな
いことが多々あり、やはり製造工程が複雑となっていた
。

（３）発明の目的 本発明は、高耐圧素子を設けるに適した厚い領域と低耐
圧素子を設けるに適した薄い領域を有し、表面が平坦な
エピタキシアル層を有する半導体装置を容易に形成する
ことのできる半導体装置の製造方法を提供することを目
的とする。

本発明の他の目的は、工程が少なくコストが低い高耐圧
半導体集積回路の製造方法を提供することにある。

（４）発明の詳細説明 結晶方位（１００）の面を表面とする一導電型のシリコ
ン基板上に、結晶軸方向＜１ ０ ０＞に平行な辺を主
体としてなる多角形の凹みを有し、その凹み部を埋める
基板と反対導電型を有するシリコン層を基板全面に設け
てなり、該凹部上のシリコン層上に高耐圧素子を設けて
なる半導体装置で鮎。

本発明にかかる製造方法は、結晶方位（１ ０ ０）の
表面をもつシリコン基板上に酸化膜を形成した後、この
酸化膜に結晶方向＜１ ０ ０＞に平行な辺を主体とす
る多角形の窓を開け、異方性エツチング液を用いてエツ
チングを行ない基板に凹部を形成し、このうち凹部を埋
めるとともに基板表面の全面にエピタキシアル層を形成
し、基板の凹部の転写された二次凹部のみを酸化膜にて
マスクして異方性エツチング液でエピタキシアル層のエ
ツチングを行ない、実質上エビタキシアル層表面を平坦
にすることを特徴とするものである。

（５）実施例 以下、本発明を実施例を参照して詳細に説明する。

一例として、コレクタ・エミッタ間耐圧（ＢｖｏＥｏ）
１５０ｖの高耐圧トランジスタとＢｖｏＥｏ＝１５Ｖの
低耐圧トランジスタ（小信号）を同一基板上に集積して
形成する場合について説明する。

まず、必要なエピタキシアル層の比抵抗ρ。

、と厚さｔＦ，Ｐについて述べる。

上記仕様の高耐圧トランジスタを形成するためには、そ
のトランジスタの直流電流増幅率ｈＦＥの最大値を２０
０とすると、ρＥＰは１２Ω巾以上必要であり、製造プ
ロセス上の余裕を見て１５Ω巾とする。

この時のエピタキシアル層の厚さは、ベース・コレクタ
逆バイアス１５０Ｖで延びる空乏層の厚み等を考慮して
３０μｍとなる。

また、低耐圧トランジスタを形成するエピタキシャル層
の厚みを同様にして求めると、１０μｍあれば充分であ
る。

第５図に従って上記仕様の半導体装置を、本発明によっ
て形成する場合について説明する。

第５図Ａは、結晶方位（１００）の表面をもつＰ型シリ
コン基板５１上に酸化膜（ＳｉＯ２膜）等５２を形成し
たのち、この酸化膜５２に結晶軸方向＜１００＞に平行
な辺のみからなる矩形の窓をホトエツチング技術を用い
て開けた断面構造図である。

以下同じ番号は同一物を指示する。つぎに第５図Ｂに示
すように、異方性エツチング液を用いて約２０μｍの深
さの凹部５０１を基板５１に形成する。

この際使用されたエツチング液はＫＯＨ２０ｗｔ％水溶
液にイソプロビルアルコールと、エツチング面にピラミ
ッド状の突起が現われるのを防ぐための界面活性剤ＦＣ
−９５等を混合したもので、ＫＯＨ３００．９．純水１
２００ｃｃ１イソプロビルアルコール３ ０ ０ＣＣ，
ＦＣ−９ ５の０、１％水溶液２５ＣＣによって作成
した。

基板を２０μｍエツチングするには、この混合エツチン
グ液を用いて液温７０℃で約５０分を要した。

アルカリエツチング液であるＫＯＨ系エッチング液は（
１００）面に対してエツチング速度の速い異方性エツチ
ング液であるため、この液を用いてエッチすると、第５
図Ｂに示す断面形状の凹部５０１が形成された。

つぎに、上記凹部５０１の表面に埋め込みＮ＋拡散層５
３を形成した。

この埋込みＮ＋拡散層５３は、凹部５０１の底部から側
面上を経て基も５１の表面に達し、さらに一部は、第５
図Ｃに月；したように、基板５１の表面を表面方向に若
干延伸し、延伸部分５３１を有している。

さらにＮ形エピタキシャル層５４を３０μｒｒＪ長させ
た後、上記凹部５０１が転写されたエピタキシャル層５
４の凹部５０２上のみエツチングマスキング材として用
いる酸化膜（ＳｉＯ２膜）等５５を通常のホトエツチン
グ形成した。

このとき、酸化膜５５は破線で示したように５〜１０μ
ｍ程度は凹部上部にかかった部分５５１があってもよい
なお、上記のように、埋込みＮ十拡散層５３は凹部周辺
の基板表面に延伸した部分５３１を有しているが、この
延伸部分は、後の工程において極めて有益であり、この
ために、半導体装置の製造は極めて容易となる。

上記酸化膜５５をマスクに用い、異方性エツチング液に
よって上記エピタキシャル層５４をエツチングし、第５
図りに示すように、表面を平坦にする。

このエツチングによって、エピタキシャル５４の厚さは
高耐圧部で３０μｍ１ 低耐圧部で１０μｍになった
。

エツチング液はＫＯＨ４０ｗｔ％水溶液を用い、液温７
０℃で約３０分エツチングを行なった。

残った酸化膜５５を除去した後、表面酸化を行なってエ
ピタキシャル層表面にＳｉＯ２膜を形成しく図示せず）
、周知のホトエツチング技術によってアイソレーション
拡散用の窓を上記５ｉｎ２膜に開け、アイソレーション
拡散層５９を形成した。

このアイソレーション用Ｐ型拡散層５９によって第５図
Ｅに示したように高耐圧部１０１と低耐圧部１０２が分
離され、以後は通常のリニア集積回路の製造工程により
、第５図Ｅに示した構造の集積回路を形成した。

第５図Ｅにおいて、記号５６は上記延伸部分５３１を介
して埋込み層５３と結ばれるコレクタ打ち抜きＮ＋拡散
層、５７はＰ型ベース拡散層、５７′はフィールド・リ
ミッティング用Ｐ型拡散層、５８はＮ＋型エミッタ拡散
層をそれぞれ示す。

上記のように、凹部５０１を覆って形成されるＮ＋拡散
層は、凹部の底部から側面を経て基板５１の表面に達し
、さらに表面方向の延伸部分５３１を有している。

そのため、第５図Ｅに示した工程において、埋込層５３
と電気的接続を行なうために、エピタキシャル層５の表
面からＮ＋拡散層５６を形成する際に、マスク合わせの
誤差による位置ずれが多少生じても、上記延伸部分５３
１が存在するため、両者の接続は支障なく行なわれる。

しかし、上記延伸部分５３１がないと、埋込層５３と確
実に接触するためには、Ｎ＋拡散層５６を、凹部５０１
のやや内側に形成しなければならない。

このようにすると、エピタキシャル層５４の表面から埋
込層５３までの距離が大きくなり、Ｎ＋拡散層５６を形
成する際の熱処理時間や熱処理温度の延長あるいは上昇
は避けられない。

このような高温度長時間の熱処理が、ｐｎ接合などに好
ましくない影響を与えるのは当然であり、良好な半導体
装置を容易に形成するために、上記埋込層５３の延伸部
分５３１は極めて重要である。

本発明において、異方性エツチング液を用いるエツチン
グによって、エピタキシャル層５４の表面を平坦化して
いる。

又、本発明によれば、結晶軸方向＜ｉ ｏ ｏ＞に平行
な辺のみからなる矩形の凹部を基板に形成するため、基
板上のエピタキシャル層を簡単に平坦化できる。

第６図に、凹部５０１を形成するために、結晶方位（１
００）の表面をもつシリコンウェハー上に形成された酸
化膜マスクの矩形パターンを示す。

第６図において矩形パターン６１の各辺は結晶軸＜１０
０＞に平行であり、矩形パターン６２の各辺は結晶軸方
向＜ｉ ｏ ｏ＞に平行である。

第５図Ｂの工程でエツチングを行なう際に用いるエツチ
ング用の窓は、第６図に示した上記矩形パターン６１で
あり、この窓を通してシリコン基板をエツチングした場
合に得られる凹部の平面図を第７図に示す。

結晶軸方向＜１００＞に平行な辺ＡＢ。ＢＣ，ＣＤおよ
びＤＡからのエツチングは、第５図Ｂで示したように、
開孔部から酸化膜５２の下部にまで進行する。

また、矩形ＡＢＣＤの四隅からのエツチングは第７図に
示すように酸化膜の下部までは進行せず、角を通る結晶
軸方向＜１００＞に平行な辺を形成するエツチングが成
され、例えば角Ａの点ではＥＡＦの辺が現われる。

すなわち、このエツチングによって形成される凹部の形
状は酸化膜下部では、第７図に破線で示したＡＦＧＢＨ
ＩＣＪＫＤＬＥの８角形となり、また底面では実線で示
すＡ′Ｂ′Ｃ′ｂ′の矩形となる。

第６図に示した矩形パターン６２を用いた場合上記異方
性エツチング液を用いたエツチングでは（１１１）面に
対するエツチング速度が遅いため酸化膜の下部へは進行
せず、（１１１）面の斜面で囲まれた（１００）面の矩
形底面を有する凹部が形成される。

凹部を形成するためのパターンとして上記矩形パターン
６２を用い、上記異方性エツチング液によってエツチン
グすると、第８図Ａ、Ｂに示したように、エツチング終
了時に、（１１１）面で囲まれた突起部８１が残り、平
坦化できない。

これに対し、エツチング用のマスクパターンとして第６
図に示した矩形パターン６１のごとく＜１００＞軸に平
行な辺のみからなる矩形のパターンを用いると、第５図
りに示したように酸化膜の下側までエツチングが進み、
（１１１）面の斜面は出現せず、エピタキシャル層表面
の平坦化が可能となる。

以上述べたように、本発明により、二回のエツチング工
程と一回の全面エピタキシャル成長工程で、表面が平坦
であるにもかかわらず、部分的に異なるエピタキシャル
層厚みを持つ半導体装置の構造を形成することができる
。

なお、異方性エツチング液として、上記実施例ではアル
カリエツチング液であるＫＯＨ系のエツチング液を用い
たが、他の異方性エツチング液として、すでに公知の他
の異方性エツチング液すなわち、（１００）面に対して
エツチング速度の速いエツチング液を本発明に使用し得
ることは明るかである。

他の異方性エツチング液に関しては、たとえばＭ、 Ｊ
、 Ｄｅｃｌｅｒｑ ｅｔ ａｌ ： Ｊｏｕｒｎａｌ
ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ５ｏｃｉｅ
ｔｙ ： ５ｏｌｉｄ−８ｔａｔｅ ５ｃｉｅｎｃｅ−
ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ 、 Ａｐｒｉ ｌ １
９７５ Ｐ ５４２〜５５２、およびり、 Ｆ、 ｗｅ
ｉｒａｕｃｈ ： Ｊｏａｒｎａｌ ｏｆＡｐｐｌｉ
ｅｏｌ Ｐｈｙｓｉｃｓ Ｖｏｌ、 ４６ 、Ａ４ 、
Ａｐｒｉｌ １９７５Ｐ１４７８〜１４８３等に詳述さ
れているので、これら周知のエツチングを適宜使用する
ことができる。

【図面の簡単な説明】

第１図は従来の低耐圧集積回路の断面構造図、第２図は
第１図のアイソレーション用拡散層の部分を説明する断
面構造図、第３図はＰＮ接合の逆耐電圧の向上を計るた
めの従来の構造を示す断面図、第４図は従来の高耐圧集
積回路の断面構造図、第５図は本発明の高耐圧集積回路
の製造工程を示す工程図、第６図は凹部を形成するため
に用いられるエツチングマスクの窓の平面形状を説明す
る図、第７図は上記マスクによって形成された凹部の平
面形状を示す図、第８図は結晶方向＜１１０＞に平行な
辺からなるパターンの平坦化エツチング工程を示す断面
図である。 ５１・・・・・・Ｐ型シリコン基板、５２・・・・・・
Ｓ Ａ０２膜、５３・・・・・・Ｎ生型埋込拡散層、５
４・・・・・・Ｎ型シリコンエピタキシアル層、５５・
・・・・・ＳｉＯ２膜、５６・・・・・・Ｎ 型コレク
タ打抜き拡散層、５７・・・・・・Ｐ型ベース拡散層、
５７・・・・・・フィールドリミッティング用Ｐ型拡散
層、５８・・・・・・Ｎ型エミッタ拡散層、５９・・・
・・・アイソレーション用Ｐ型拡散層。

Claims (1)

【特許請求の範囲】
1. １ 面方位がほぼ（１００）である半導体基板表面上に
   上記基板の＜１００＞方向に平行な辺を主体とする多角
   形の窓を有するエツチングマスクを形成する工程と、上
   記基板の露出された部分を異方性エツチング液でエッチ
   して上記基板に凹部を形成する工程と、上記エツチング
   マスクを除去した後、上記四部を覆い上記基板表面に沿
   って延伸する埋込み層を形成する工程と、エピタキシャ
   ル成長によって半導体層を全面に形成して上記凹部を埋
   める工程と、上記基板の凹部形状が転写された上記半導
   体層上の凹部をエツチングマスクとなる物質層でマスク
   し、上記半導体層を異方性エツチングして上記半導体層
   の表面を平担とする工程を含むことを特徴とする半導体
   装置の製造方法。