JPH0628281B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0628281B2 JPH0628281B2 JP58206247A JP20624783A JPH0628281B2 JP H0628281 B2 JPH0628281 B2 JP H0628281B2 JP 58206247 A JP58206247 A JP 58206247A JP 20624783 A JP20624783 A JP 20624783A JP H0628281 B2 JPH0628281 B2 JP H0628281B2
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、絶縁層を選択的に微細に形成するMOS ICの製
造に使用して好適な半導体装置の製造方法に関するもの
である。
造に使用して好適な半導体装置の製造方法に関するもの
である。
背景技術とその問題点 従来、半導体集積回路例えばMOS ICにおいて、共通のシ
リコン基体に形成した複数の回路素子間を電気的に分離
する素子間分離技術としてはいわゆるＣＶＤ法によりシ
リコンナイトライドSi3N４層をマスクとして用いる選択
酸化法が広く用いられていた。この選択酸化法ではシリ
コン基体に対して選択的に、熱酸化を行つて酸化物絶縁
層を形成する場合、半導体基体表面に酸化のマスクとな
るシリコン窒化物としてのSi3N４層を形成し、これに穿
設した開口を通じて半導体基体に対する選択的酸化を行
うことが一般的になされていた。この場合、シリコン基
体上に直接的にSi3N４層を酸化マスク層として形成する
と、このSi3N４層中の真性応力によつてSi-SiN４界面に
歪が生じ、これが爾後の熱処理において結晶欠陥の発生
原因となるなどを不安定性を招来した。
リコン基体に形成した複数の回路素子間を電気的に分離
する素子間分離技術としてはいわゆるＣＶＤ法によりシ
リコンナイトライドSi3N４層をマスクとして用いる選択
酸化法が広く用いられていた。この選択酸化法ではシリ
コン基体に対して選択的に、熱酸化を行つて酸化物絶縁
層を形成する場合、半導体基体表面に酸化のマスクとな
るシリコン窒化物としてのSi3N４層を形成し、これに穿
設した開口を通じて半導体基体に対する選択的酸化を行
うことが一般的になされていた。この場合、シリコン基
体上に直接的にSi3N４層を酸化マスク層として形成する
と、このSi3N４層中の真性応力によつてSi-SiN４界面に
歪が生じ、これが爾後の熱処理において結晶欠陥の発生
原因となるなどを不安定性を招来した。
そのため、Si3N４層による酸化マスクを用いる場合、ま
ず第１図に示すようにシリコン基体(1)の表面に数100Å
程度の薄いSiO２膜によるパツド層(2)を形成し、これの
上に酸化マスクとしての窒化物Si3N４層(3)を被着し
た。そしてこのSi3N４層(3)にフォトエツチング等によ
つて熱酸化を施さんとする部分に開口(4)を形成し、こ
の開口(4)を通じてシリコン基体(1)の表面を熱酸化して
第２図に示すようにシリコン基体(1)に選択的に酸化物
層(5)を形成するようにしていた。ところが、このよう
に酸化のマスク効果がないSiO２パツド層(2)が酸化用マ
スクとしてのSi3N４層(3)下の基体(1)との間に介存され
るようにする場合、このSiO２層(2)による実質的間隙に
よつて、得られた酸化物層(5)の周辺にはマスク層(3)の
開口(4)の縁部下に入り込んで延在する嘴状部いわゆる
バーズビーク部(6)が形成され、これがため酸化物層(5)
を充分幅狭に形成し得ず、例えば集積回路における回路
素子の集積度の向上が図り難かつた。
ず第１図に示すようにシリコン基体(1)の表面に数100Å
程度の薄いSiO２膜によるパツド層(2)を形成し、これの
上に酸化マスクとしての窒化物Si3N４層(3)を被着し
た。そしてこのSi3N４層(3)にフォトエツチング等によ
つて熱酸化を施さんとする部分に開口(4)を形成し、こ
の開口(4)を通じてシリコン基体(1)の表面を熱酸化して
第２図に示すようにシリコン基体(1)に選択的に酸化物
層(5)を形成するようにしていた。ところが、このよう
に酸化のマスク効果がないSiO２パツド層(2)が酸化用マ
スクとしてのSi3N４層(3)下の基体(1)との間に介存され
るようにする場合、このSiO２層(2)による実質的間隙に
よつて、得られた酸化物層(5)の周辺にはマスク層(3)の
開口(4)の縁部下に入り込んで延在する嘴状部いわゆる
バーズビーク部(6)が形成され、これがため酸化物層(5)
を充分幅狭に形成し得ず、例えば集積回路における回路
素子の集積度の向上が図り難かつた。
また、Si3N４層を酸化マスクに使用する製法のもうひと
つの欠点として、熱酸化によつて消費されるSi層と形成
されるSiO２層との膜厚の比率が約0.4：１のため、表面
に段差を生じ微細加工、多層配線を困難にした。この欠
点を解決するため、Si3N４層をリソグラフイ技術により
加工エツチング後、さらにシリコン基体をエツチングし
てから酸化することが提案されたが、この場合には一層
バーズビーク部(6)が生じやすくなると共に突起状のバ
ーズヘツド部(7)を生じ表面は平坦にならなかつた。こ
れらバーズビーク部(6)、バーズヘツド部(7)が形成され
るので従来の半導体装置の製造方法では、チヤンネル幅
等の微細化したMOS ICの製造には適さなかつた。そのた
め微細化したMOS ICの製造に使用できる新しい選択酸化
法として最近SWAMI法が提案された。第４図を参照し
て、このSWAMI法の工程につき説明する。この第４図に
おいて、第１図、第２図及び第３図に対応する部分には
同一符号を付しそれらの詳細な説明は省略する。
つの欠点として、熱酸化によつて消費されるSi層と形成
されるSiO２層との膜厚の比率が約0.4：１のため、表面
に段差を生じ微細加工、多層配線を困難にした。この欠
点を解決するため、Si3N４層をリソグラフイ技術により
加工エツチング後、さらにシリコン基体をエツチングし
てから酸化することが提案されたが、この場合には一層
バーズビーク部(6)が生じやすくなると共に突起状のバ
ーズヘツド部(7)を生じ表面は平坦にならなかつた。こ
れらバーズビーク部(6)、バーズヘツド部(7)が形成され
るので従来の半導体装置の製造方法では、チヤンネル幅
等の微細化したMOS ICの製造には適さなかつた。そのた
め微細化したMOS ICの製造に使用できる新しい選択酸化
法として最近SWAMI法が提案された。第４図を参照し
て、このSWAMI法の工程につき説明する。この第４図に
おいて、第１図、第２図及び第３図に対応する部分には
同一符号を付しそれらの詳細な説明は省略する。
シリコン基体(1)の表面に数100Å程度の薄いSiO２層に
よるパツド層(2)を形成する。次に、このパツド層(2)の
上に例えばいわゆるＣＶＤ法により酸化マスクとしての
窒化物Si3N４層(3)を被着する。次に、パツド層(2)、Si
3N４層(3)及びシリコン基体(1)を反応性イオンエツチン
グ法で凹部(8a)及び(8b)を形成するようにした後、チヤ
ンネルストツパー層(9)を所定範囲にイオン注入により
形成し、その後使用したレジスト（図示せず）を剥離す
る。次に、第４図Ｃに示すように酸化した後Si3N４層(1
0)、SiO２層(11)を積層する。次に第４図Ｄに示すよう
に全面にわたり反応性イオンエツチング法でSiO２層(1
1)Si3N４層(10)を除去し、最下層のSiO２層(11)のとこ
ろでエツチングを止めるようにする。次に、SiO２層(1
1)をエツチングにより除去する（第４図Ｅ）。次に、Si
3N４層(10)をマスクとした選択酸化法例えばLOCOS法に
より第４図Ｆに示すようにSiO２層(12)を形成する。次
に、Si3N４層(10)上にLOCOS法による選択酸化時に形成
されたSiO２層、Si3N４層(10)及びシリコン基体(1)のう
ち凹部(8a)と(8b)との間の凸部上にあるSiO２層(12a)を
エツチングにより除去して第４図Ｇの最終形状を得るも
のである。このSWAMI法によれば、微細化したMOS ICの
製造にも対応できるが、半導体基体の製造工程数が通常
の選択酸化法に比べ増加する欠点があつた。
よるパツド層(2)を形成する。次に、このパツド層(2)の
上に例えばいわゆるＣＶＤ法により酸化マスクとしての
窒化物Si3N４層(3)を被着する。次に、パツド層(2)、Si
3N４層(3)及びシリコン基体(1)を反応性イオンエツチン
グ法で凹部(8a)及び(8b)を形成するようにした後、チヤ
ンネルストツパー層(9)を所定範囲にイオン注入により
形成し、その後使用したレジスト（図示せず）を剥離す
る。次に、第４図Ｃに示すように酸化した後Si3N４層(1
0)、SiO２層(11)を積層する。次に第４図Ｄに示すよう
に全面にわたり反応性イオンエツチング法でSiO２層(1
1)Si3N４層(10)を除去し、最下層のSiO２層(11)のとこ
ろでエツチングを止めるようにする。次に、SiO２層(1
1)をエツチングにより除去する（第４図Ｅ）。次に、Si
3N４層(10)をマスクとした選択酸化法例えばLOCOS法に
より第４図Ｆに示すようにSiO２層(12)を形成する。次
に、Si3N４層(10)上にLOCOS法による選択酸化時に形成
されたSiO２層、Si3N４層(10)及びシリコン基体(1)のう
ち凹部(8a)と(8b)との間の凸部上にあるSiO２層(12a)を
エツチングにより除去して第４図Ｇの最終形状を得るも
のである。このSWAMI法によれば、微細化したMOS ICの
製造にも対応できるが、半導体基体の製造工程数が通常
の選択酸化法に比べ増加する欠点があつた。
発明の目的 本発明半導体基体の製造方法は、上述の欠点を解消して
簡単な工程で微細な半導体装置を安定した品質で得られ
るようにすることを目的とするものである。
簡単な工程で微細な半導体装置を安定した品質で得られ
るようにすることを目的とするものである。
発明の概要 本発明半導体基体の製造方法は、シリコン基体の一主面
にシリコンを含有する非晶質層を形成する工程と、シリ
コン基体に非晶質層を介して窒素イオンを注入する工程
と、シリコン基体をアニールして非晶質層下にこの非晶
質層に接する厚さ200〜1000Åの窒化物層を所定パター
ンに形成する工程と、所定部分の窒化物層を残してシリ
コン基体に凹部を形成する工程と、この凹部にＳｉＯ２
層を形成する工程とを有するので、また、上述のイオン
注入の際のエネルギーを▲Ｎ+ 2▼10〜50KeV(N＋５〜25K
eV)とすると共にそのドーズ量を５×1016〜３×1017cm
-2（Ｎ＋１×1017〜６×1017cm-2）とするようにしたも
ので、簡単な工程で微細な半導体装置を安定した品質で
得われるようにしたものである。
にシリコンを含有する非晶質層を形成する工程と、シリ
コン基体に非晶質層を介して窒素イオンを注入する工程
と、シリコン基体をアニールして非晶質層下にこの非晶
質層に接する厚さ200〜1000Åの窒化物層を所定パター
ンに形成する工程と、所定部分の窒化物層を残してシリ
コン基体に凹部を形成する工程と、この凹部にＳｉＯ２
層を形成する工程とを有するので、また、上述のイオン
注入の際のエネルギーを▲Ｎ+ 2▼10〜50KeV(N＋５〜25K
eV)とすると共にそのドーズ量を５×1016〜３×1017cm
-2（Ｎ＋１×1017〜６×1017cm-2）とするようにしたも
ので、簡単な工程で微細な半導体装置を安定した品質で
得われるようにしたものである。
実施例 以下、第５図を参照して、本発明半導体装置の製造方法
の一実施例について説明しよう。この第５図において、
第１図、第２図、第３図及び第４図に対応する部分には
同一符号を付しそれらの詳細な説明は省略する。
の一実施例について説明しよう。この第５図において、
第１図、第２図、第３図及び第４図に対応する部分には
同一符号を付しそれらの詳細な説明は省略する。
まず、シリコン基体(1)として例えば〔100〕面方位のｎ
型で２〜３Ω−cmのものを用意する。そして、シリコン
基体(1)に非晶質層である熱酸化層(2′)を100Åをつ
け、Ｎ２イオンを例えば20KeV、1.0×1017cm-2のドーズ
量でイオン注入する（第５図Ａ）。かかる注入後、窒素
雰囲気中で900℃20分間のアニールを施した後、酸素雰
囲気中で900℃60分間のアニールを施す事によつて、表
面に約200ÅのSiO２層(2)とその下の約300Åの均質なSi
3N４層(3)を形成する。次に、フオトリソグラフイ技術
により選択酸化する部分のSiO２層及びSi3N４層を溶液
エツチング或いは反応性イオンエツチングにより除去し
た後、さらにシリコン基体(1)約2500Åを反応性イオン
エツチングにより除去する（第５図Ｃ）。この場合、所
望の選択酸化物層の0.2〜0.5倍の厚みだけエツチング除
去するものとする。この後、反応性イオンエツチングに
より生じた化学的、物理的損傷を回復するための低温ア
ニールや化学処理を行つた後に５kg／cm２の高圧下で90
0℃にし60分間の酸化を行い約6000ÅのSiO２層(5)を成
長させる（第５図Ｄ）。この実施例により得られた選択
酸化後の半導体基体(1)においては要部の断面図（第５
図Ｅ）より明らかなように、バーズビーク部がなく、Si
O２の選択酸化層(5)6000Åに対し、バーズヘツド部の厚
さは1000Å以下にとどまり、表面が平坦であつた。この
実施例においては、Ｎ２イオン注入のエネルギーは▲Ｎ
+ 2▼10KeV(Ｎ＋５〜25KeV)の範囲に、ドーズ量は▲Ｎ+ 2
▼５×1016〜3.0×1017cm-2（Ｎ＋１×1017〜3.0×1017
cm-2）に選ぶ事ができる。また、アニール及び酸化温度
は800〜1100℃の範囲内に選ぶことができる。また、所
望の選択酸化層としてのSiO２層(5)の0.5〜1.2倍の厚み
のSiO２層が得られるような選択酸化を行なつた後にこ
のSiO２層をエツチング除去するようにしてもよい。ま
た、この実施例で得られた選択酸化後の表面に突起状の
1000Åのバーズヘツドを生ずることがあつたが粘性の大
きいフオトレジスト等を塗布した後、反応性イオンエツ
チングにより平坦化するという周知の方法により除去す
ることができた。
型で２〜３Ω−cmのものを用意する。そして、シリコン
基体(1)に非晶質層である熱酸化層(2′)を100Åをつ
け、Ｎ２イオンを例えば20KeV、1.0×1017cm-2のドーズ
量でイオン注入する（第５図Ａ）。かかる注入後、窒素
雰囲気中で900℃20分間のアニールを施した後、酸素雰
囲気中で900℃60分間のアニールを施す事によつて、表
面に約200ÅのSiO２層(2)とその下の約300Åの均質なSi
3N４層(3)を形成する。次に、フオトリソグラフイ技術
により選択酸化する部分のSiO２層及びSi3N４層を溶液
エツチング或いは反応性イオンエツチングにより除去し
た後、さらにシリコン基体(1)約2500Åを反応性イオン
エツチングにより除去する（第５図Ｃ）。この場合、所
望の選択酸化物層の0.2〜0.5倍の厚みだけエツチング除
去するものとする。この後、反応性イオンエツチングに
より生じた化学的、物理的損傷を回復するための低温ア
ニールや化学処理を行つた後に５kg／cm２の高圧下で90
0℃にし60分間の酸化を行い約6000ÅのSiO２層(5)を成
長させる（第５図Ｄ）。この実施例により得られた選択
酸化後の半導体基体(1)においては要部の断面図（第５
図Ｅ）より明らかなように、バーズビーク部がなく、Si
O２の選択酸化層(5)6000Åに対し、バーズヘツド部の厚
さは1000Å以下にとどまり、表面が平坦であつた。この
実施例においては、Ｎ２イオン注入のエネルギーは▲Ｎ
+ 2▼10KeV(Ｎ＋５〜25KeV)の範囲に、ドーズ量は▲Ｎ+ 2
▼５×1016〜3.0×1017cm-2（Ｎ＋１×1017〜3.0×1017
cm-2）に選ぶ事ができる。また、アニール及び酸化温度
は800〜1100℃の範囲内に選ぶことができる。また、所
望の選択酸化層としてのSiO２層(5)の0.5〜1.2倍の厚み
のSiO２層が得られるような選択酸化を行なつた後にこ
のSiO２層をエツチング除去するようにしてもよい。ま
た、この実施例で得られた選択酸化後の表面に突起状の
1000Åのバーズヘツドを生ずることがあつたが粘性の大
きいフオトレジスト等を塗布した後、反応性イオンエツ
チングにより平坦化するという周知の方法により除去す
ることができた。
以上述べたように本実施例に依れば、シリコン基体(1)
に窒素をイオン注入アニールする事によつてシリコン基
体(1)と密着したSi3N４層(3)を形成し、選択酸化する部
分のSi3N４層(3)をエツチング除去した後、さらにシリ
コン基体(1)を所望の選択酸化層の0.2〜0.5倍の厚みだ
けエツチング除去してから選択酸化を行なうのでウエハ
ー表面に段差のない或いは少ない平坦な素子間分離がで
きる利益がある。しかも従来のＣＶＤ法によりSi3N４層
と違つて、Si3N４層とシリコン基体との密着が非常に良
いため、バーズビークが殆んど入らず、また同じ理由に
より、イオン注入エネルギーを▲Ｎ+ 2▼10KeV〜50KeV(N
＋５〜25KeV)に選ぶ事によつてSi3N４層厚を200〜1000
Åと薄く選ぶ事ができ、従つて、選択酸化時に働く応力
を小さくでき、結晶欠陥の導入を招かない利益がある。
したがつて、簡単な工程により、微細な半導体装置例え
ばMOS ICを安定した品質で得られる利益がある。
に窒素をイオン注入アニールする事によつてシリコン基
体(1)と密着したSi3N４層(3)を形成し、選択酸化する部
分のSi3N４層(3)をエツチング除去した後、さらにシリ
コン基体(1)を所望の選択酸化層の0.2〜0.5倍の厚みだ
けエツチング除去してから選択酸化を行なうのでウエハ
ー表面に段差のない或いは少ない平坦な素子間分離がで
きる利益がある。しかも従来のＣＶＤ法によりSi3N４層
と違つて、Si3N４層とシリコン基体との密着が非常に良
いため、バーズビークが殆んど入らず、また同じ理由に
より、イオン注入エネルギーを▲Ｎ+ 2▼10KeV〜50KeV(N
＋５〜25KeV)に選ぶ事によつてSi3N４層厚を200〜1000
Åと薄く選ぶ事ができ、従つて、選択酸化時に働く応力
を小さくでき、結晶欠陥の導入を招かない利益がある。
したがつて、簡単な工程により、微細な半導体装置例え
ばMOS ICを安定した品質で得られる利益がある。
また、第６図は本発明の他の実施例を示す。この第６図
において第５図に対応する部分には同一符号を付しそれ
らの詳細な説明は省略する。
において第５図に対応する部分には同一符号を付しそれ
らの詳細な説明は省略する。
写真技術により選択酸化する部分をフオトレジスト(14
a)(14b)で覆つて上記方法と同様の窒素イオン注入を行
ない（第６図Ｂ）、レジスト除去後、900℃20分間の窒
素雰囲気中アニールを行ない更に900℃５kg／cm2の高圧
下で約60分間酸化する事によつて6000ÅのSiO２膜を成
長させる。この時、窒素イオン注入された部分は200Å
のSiO２膜(2)と300ÅのSi3N４層(3)になつている。NH
4F：ＨＦ＝100：12の液でSiO２層(2)をエツチング除去
した後、再び900℃，５kg／cm2の高圧酸化を行つて6000
Åの選択酸化層(5a)(5b)を成長させる。この例において
も上述実施例同様の作用効果が得られることは容易に理
解できよう。
a)(14b)で覆つて上記方法と同様の窒素イオン注入を行
ない（第６図Ｂ）、レジスト除去後、900℃20分間の窒
素雰囲気中アニールを行ない更に900℃５kg／cm2の高圧
下で約60分間酸化する事によつて6000ÅのSiO２膜を成
長させる。この時、窒素イオン注入された部分は200Å
のSiO２膜(2)と300ÅのSi3N４層(3)になつている。NH
4F：ＨＦ＝100：12の液でSiO２層(2)をエツチング除去
した後、再び900℃，５kg／cm2の高圧酸化を行つて6000
Åの選択酸化層(5a)(5b)を成長させる。この例において
も上述実施例同様の作用効果が得られることは容易に理
解できよう。
発明の効果 本発明半導体装置の製造方法に依れば、所定部分の窒化
物質を残してシリコン基体に凹部を形成し、凹部にSiO
２層を形成する工程としたので、バーズビークがなく表
面が平坦な素子間分離を行なうことができ、簡単な工程
で微細な半導体装置を安定した品質で得られる利益があ
る。
物質を残してシリコン基体に凹部を形成し、凹部にSiO
２層を形成する工程としたので、バーズビークがなく表
面が平坦な素子間分離を行なうことができ、簡単な工程
で微細な半導体装置を安定した品質で得られる利益があ
る。
第１図及び第２図は従来の半導体装置の製造方法の例を
示す断面図、第３図は従来の半導体装置の製造方法の他
の例の要部を示す断面図、第４図は従来の半導体装置の
製造方法の更に他の例の製造工程を示す断面図、第５図
は本発明半導体装置の製造方法の一実施例の製造工程を
示す断面図、第６図は本発明半導体装置の製造方法の他
の実施例の製造工程を示す断面図である。 (1)はシリコン基体、(2)はSiO２層、(3)はシリコンナイ
トライド層、(5a)(5b)はSiO２層、(8a)(8b)は凹部であ
る。
示す断面図、第３図は従来の半導体装置の製造方法の他
の例の要部を示す断面図、第４図は従来の半導体装置の
製造方法の更に他の例の製造工程を示す断面図、第５図
は本発明半導体装置の製造方法の一実施例の製造工程を
示す断面図、第６図は本発明半導体装置の製造方法の他
の実施例の製造工程を示す断面図である。 (1)はシリコン基体、(2)はSiO２層、(3)はシリコンナイ
トライド層、(5a)(5b)はSiO２層、(8a)(8b)は凹部であ
る。
フロントページの続き (72)発明者 島田 喬 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (56)参考文献 特開 昭57−54347（ＪＰ，Ａ) 特開 昭58−151057（ＪＰ，Ａ) 特開 昭51−53488（ＪＰ，Ａ) 特開 昭55−162235（ＪＰ，Ａ) 特開 昭59−191350（ＪＰ，Ａ)
Claims (3)
- 【請求項１】シリコン基体の一主面にシリコンを含有す
る非晶質層を形成する工程と、上記シリコン基体に上記
非晶質層を介して窒素イオンをＮ2 +１０ｋｅＶ以上５０
ｋｅＶ未満（Ｎ＋５ｋｅＶ以上２５ｋｅＶ未満）のエネ
ルギーにて注入する工程と、上記シリコン基体をアニー
ルして上記非晶質層下のシリコン基体内に上記非晶質層
に接する厚さ２００〜１０００Åの窒化物層を所定パタ
ーンに形成する工程と、所定部分の窒化物層を残してシ
リコン基体に凹部を形成する工程と、該凹部にＳｉＯ２
層を形成する工程とを有する半導体装置の製造方法。 - 【請求項２】前記イオン注入の際のドーズ量を５ｘ１０
16〜３ｘ１０17ｃｍ-2（Ｎ＋１ｘ１０17〜６ｘ１０17ｃ
ｍ-2）とするようにしたことを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - 【請求項３】前記シリコンを含有する非晶質層はシリコ
ン酸化物層であることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206247A JPH0628281B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206247A JPH0628281B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6098640A JPS6098640A (ja) | 1985-06-01 |
| JPH0628281B2 true JPH0628281B2 (ja) | 1994-04-13 |
Family
ID=16520169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58206247A Expired - Lifetime JPH0628281B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628281B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316223A (ja) * | 1995-05-16 | 1996-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5846888A (en) * | 1996-09-27 | 1998-12-08 | Micron Technology, Inc. | Method for in-situ incorporation of desirable impurities into high pressure oxides |
| US6610581B1 (en) | 1999-06-01 | 2003-08-26 | Sanyo Electric Co., Ltd. | Method of forming isolation film in semiconductor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153488A (ja) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd | Handotaishusekikairoyokibanno seiho |
| JPS5519831A (en) * | 1978-07-28 | 1980-02-12 | Toshiba Corp | Semiconductor device manufacturing method |
| JPS55162235A (en) * | 1979-06-01 | 1980-12-17 | Mitsubishi Electric Corp | Forming nitride film |
| JPS5754347A (en) * | 1980-09-19 | 1982-03-31 | Matsushita Electric Ind Co Ltd | Selective oxidation |
| JPS58151057A (ja) * | 1982-03-02 | 1983-09-08 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-11-02 JP JP58206247A patent/JPH0628281B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6098640A (ja) | 1985-06-01 |
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