JPS60258964A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS60258964A
JPS60258964A JP59114560A JP11456084A JPS60258964A JP S60258964 A JPS60258964 A JP S60258964A JP 59114560 A JP59114560 A JP 59114560A JP 11456084 A JP11456084 A JP 11456084A JP S60258964 A JPS60258964 A JP S60258964A
Authority
JP
Japan
Prior art keywords
layer
film
base
emitter
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59114560A
Other languages
English (en)
Inventor
Keijiro Uehara
敬二郎 上原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP59114560A priority Critical patent/JPS60258964A/ja
Priority to US06/741,524 priority patent/US4675983A/en
Publication of JPS60258964A publication Critical patent/JPS60258964A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42304—Base electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置の製造方法に関し、詳しくはエミッ
タ直下のベース拡散領域とベースコンタクト形成部のい
わゆるグラフトベース拡散領域との接続を確実に行なう
ことのできる半導体装置の製造方法に関するものである
。
〔発明の背景〕
従来バイポーラトランジスタの製造において、まず、グ
ラフトベース領域を形成し、真性ベースをグラフトベー
ス領域に重ねて形成する方法が取られてきたが、最近で
は素子を小型化し、高周波特性を改良するためにグラフ
トベースとエミッタ領域を自己整合技術により形成する
方法が開発さく２） れている。
この方法は第１図（ａ）に示すようにシリコン基板１に
厚い酸化膜２を選択的に形成後、ｎｐｎ形トランジスタ
ではボロンを添加したポリシリコン層３を形成し、エミ
ッタパターンにより同層をエツチングし、エミッタ領域
６を形成する。その後ボロンを高濃度に含むポリシリコ
ン層の酸化速度が速い特徴を利用する等の方法により絶
縁膜４を形成する。この酸化工程などによりグラフトベ
ース層５が形成される（同図ａ）。次にエミッタ領域に
矢印１０で示したように、ベース不純物とエミッタ不純
物を打込み、熱処理を行なってベース層７およびエミツ
タ層８を形成する（同図ｂ）。
これらの方法において、グラフトベース層とベース層は
第２図に示すベース・エミッタ間隔ＡＩが小さい時は良
いが拡散深さに比較して大きい場合には接続しなくなり
、ベース抵抗の増加を生じる。拡散が浅くなった場合、
それに見合った狭い幅のＡ　ａｔのコントロールは非常
に困難になり、特性のバラツキや不良の原因となる。
（３） 〔発明の目的〕 本発明は上記従来の問題を解決し、浅い接合におけるグ
ラフトベースとベース層の接続不良の問題を解決できる
半導体装置の製造方法を提供するものである。
〔発明の概要〕
上記目的を達成するため、本発明はベース層の不純物濃
度が比較的低いために、その後の工程における熱処理に
より、あまり拡散が進行しないことに注目し、従来は可
能な限り後の工程で形成していたベース層を、早い時期
にあらかじめ形成し、それによりグラフトベースと真性
ベースの接続不良を防止するものである。
〔発明の実施例〕
以下、本発明の一実施例を第３図により説明する。同図
（ａ）は素子分離用の厚い酸化膜２を形成後、選択酸化
に使用した窒化珪素膜（図示せず）を除去し、トランジ
スタ形成領域のシリコン層を露出させた後、この表面に
ボロンをイオンを打込んで、ベースとなるボロン打込み
層７を形成した（４） 状態を示す。次にベース電極となるポリシリコン３を全
面に被着する。このポリシリコンには高濃度にボロンを
添加しておくか、あるいは被着後ボロンを打込み技術に
より添加する。ポリシリコン層３に重ねて絶縁膜４を形
成する。本実施例ではこの絶縁膜としてはＳｉＨ４の熱
分解によるＳｕｎ。
膜を７００ｎｍ被着した。次に周知のホトエツチング技
術によりエミッタ部の絶縁膜４をエツチングし、この膜
をマスクにその下のポリシリコン層３をエツチングする
。このエツチングはポリシリコン層だけをエツチングし
、単結晶シリコン層で止める必要があり、ボロンを添加
したポリシリコン層のエッチ速度が速く、基板シリコン
のエッチ速度が遅いエツチング方法を用いた。具体的に
は硝酸と氷酢酸と弗化水素酸を１００：１００：１の割
合で混合したエッチ液を用いた。このエツチングにおい
て、オーバエッチを行なうことにより、ポリシリコンは
サイドエッチされ同図（ｂ）に示すような絶縁膜４のヒ
サシが形成できる。次に熱酸化を行ないポリシリコン膜
３の端部およびエミッ（５） 夕領域を覆う酸化膜９を形成する。この酸化は一般に行
なわれている常圧酸化でも可能であるが、熱処理時間が
長くなり、ベース層７が深くなるので、高圧の下で短時
間で酸化する方法を取った。
この酸化工程の熱処理によりポリシリコン膜３中のボロ
ンが拡散し、グラフトベース層５が形成できる。上記の
ようにグラフトベース領域にもベース不純物層７があら
かじめ形成されであるためにグラフトベースとベースは
完全に接続し、接続不良による抵抗増加の恐れはない（
同図Ｃ）。次にＳｉＯ□膜９のうち、エミッタ領域上に
形成されである部分を反応性スパッタエッチ技術により
除去する。このエツチング方法では横方向への回り込み
が無視できるために酸化膜４のヒサシの下の領域の酸化
膜９はエツチングされずに残り、エミッタとポリシリコ
ンのベース電極を電気的に分離する。次にエミッタ領域
にＡ、を打込み、熱処理すればエミツタ層８が形成でき
、同図（ｄ）に示したトランジスタ構造が形成される。
なお、第３図（ａ）において、ベース領域７を形（６） 成する際に、抵抗（図示せず）を同時に形成することが
できる。このようにすれば、１枚のマスクによってベー
スと抵抗が同時に形成されるので、両者の位置関係は極
めて正確に規定される。
〔発明の効果〕
従来のプロセスではすべてグラフトベース層を形成後、
真性ベース領域を形成してきたが、本発明によれば、実
施例に示したように従来プロセスとは逆に真性ベース層
を形成後にグラフトベースを形成することにより、両者
の接続不良の問題は完全に解決でき、安定して高性能な
トランジスタを製作することが可能である。なお、グラ
フトベース層を後から形成するためにあまり深く拡散す
ることはできないが、表面には低抵抗のポリシリコン層
が存在するため、特に抵抗が増加することはない。
【図面の簡単な説明】
第１図および第２図は従来の方法を説明するための断面
構造図、第３図は本発明を説明するための工程図である
。 （７） １・・・シリコン基板、２・・・厚い酸化膜、３・・・
ポリシリコン層、４・・・絶縁膜、５・・・グラフトベ
ース層。 ６・・・エミッタ領域、７・・・ベース層、８・・・エ
ミッタ（８） 第Ｚ（２） 第３　図

Claims (1)

  1. 【特許請求の範囲】 １、下記工程を含む半導体装置の製造方法。 （１）第１導電形を有する半導体基板表面の所望限定さ
    れた領域に第２導電形不純物をドープしてベースを形成
    する工程 （２）開孔部を有し第２導電形不純物をドープされた多
    結晶シリコン膜と上記開孔部より小さな開孔部を有する
    絶縁膜を積層して形成し。 ひさし構造を形成する工程 （３）上記半導体基板の露出された表面と上記多結晶シ
    リコン膜の露出された側面を酸化するとともに上記多結
    晶シリコン膜の有する第２導電形不純物をｚｙｔｙ上記
    半導体基板へ拡散する工程 （４）上記絶縁膜をマスクに用いて異方性エツチングを
    行ない上記半導体基板のエミッタを形成すべき領域上に
    形成されである酸化膜を除去する工程 （１） （５）上記エミッタを形成すべき領域に第１導電形不純
    物をドープしてエミッタを形成する工が形成される特許
    請求の範囲第１項記載の半導体装置の製造方法。
JP59114560A 1984-06-06 1984-06-06 半導体装置の製造方法 Pending JPS60258964A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP59114560A JPS60258964A (ja) 1984-06-06 1984-06-06 半導体装置の製造方法
US06/741,524 US4675983A (en) 1984-06-06 1985-06-05 Method of making a semiconductor including forming graft/extrinsic and intrinsic base regions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59114560A JPS60258964A (ja) 1984-06-06 1984-06-06 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS60258964A true JPS60258964A (ja) 1985-12-20

Family

ID=14640861

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59114560A Pending JPS60258964A (ja) 1984-06-06 1984-06-06 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US4675983A (ja)
JP (1) JPS60258964A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0744186B2 (ja) * 1989-03-13 1995-05-15 株式会社東芝 半導体装置の製造方法
US5132765A (en) * 1989-09-11 1992-07-21 Blouse Jeffrey L Narrow base transistor and method of fabricating same
US5008207A (en) * 1989-09-11 1991-04-16 International Business Machines Corporation Method of fabricating a narrow base transistor
JP3132101B2 (ja) * 1991-11-20 2001-02-05 日本電気株式会社 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3717507A (en) * 1969-06-19 1973-02-20 Shibaura Electric Co Ltd Method of manufacturing semiconductor devices utilizing ion-implantation and arsenic diffusion
US4111726A (en) * 1977-04-01 1978-09-05 Burroughs Corporation Bipolar integrated circuit process by separately forming active and inactive base regions
US4157269A (en) * 1978-06-06 1979-06-05 International Business Machines Corporation Utilizing polysilicon diffusion sources and special masking techniques
JPS55138267A (en) * 1979-04-12 1980-10-28 Matsushita Electric Ind Co Ltd Manufacture of semiconductor integrated circuit containing resistance element
US4318751A (en) * 1980-03-13 1982-03-09 International Business Machines Corporation Self-aligned process for providing an improved high performance bipolar transistor
US4381953A (en) * 1980-03-24 1983-05-03 International Business Machines Corporation Polysilicon-base self-aligned bipolar transistor process
JPS5758356A (en) * 1980-09-26 1982-04-08 Toshiba Corp Manufacture of semiconductor device
JPS57194572A (en) * 1981-05-27 1982-11-30 Clarion Co Ltd Semiconductor device and manufacture thereof
EP0071665B1 (de) * 1981-08-08 1986-04-16 Deutsche ITT Industries GmbH Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor
US4545114A (en) * 1982-09-30 1985-10-08 Fujitsu Limited Method of producing semiconductor device
EP0116654B1 (de) * 1983-02-12 1986-12-10 Deutsche ITT Industries GmbH Verfahren zum Herstellen von bipolaren Planartransistoren

Also Published As

Publication number Publication date
US4675983A (en) 1987-06-30

Similar Documents

Publication Publication Date Title
US5166767A (en) Sidewall contact bipolar transistor with controlled lateral spread of selectively grown epitaxial layer
JPS6226590B2 (ja)
JPH0786296A (ja) 高速バイポーラトランジスタの製造方法
JPS60258964A (ja) 半導体装置の製造方法
JPH0831478B2 (ja) バイポーラ・トランジスタおよびその製造方法
JPH07183248A (ja) 半導体装置の製造方法
JPH0243336B2 (ja)
JP2663632B2 (ja) 半導体装置及びその製造方法
JPH05226353A (ja) 半導体装置の製造方法
JPH0254568A (ja) 半導体集積回路装置およびその製造方法
JPH0230124A (ja) 半導体装置の製造方法
JPH0778833A (ja) バイポーラトランジスタとその製造方法
JP2828126B2 (ja) 半導体装置及びその製造方法
JPH0128508B2 (ja)
JPS60753A (ja) 半導体装置の製造方法
JPS60249364A (ja) 半導体装置の製造方法
JPH0810696B2 (ja) 半導体装置の製造方法
JPH0136709B2 (ja)
JPH0744183B2 (ja) 半導体装置の製造方法
JPH01251658A (ja) 半導体装置の製造方法
JPH04590B2 (ja)
JPH0373139B2 (ja)
JPS6018951A (ja) 半導体装置の製造法
JPH0216019B2 (ja)
JPS61112375A (ja) 半導体装置の製造方法