JP2812013B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2812013B2 JP2812013B2 JP3265046A JP26504691A JP2812013B2 JP 2812013 B2 JP2812013 B2 JP 2812013B2 JP 3265046 A JP3265046 A JP 3265046A JP 26504691 A JP26504691 A JP 26504691A JP 2812013 B2 JP2812013 B2 JP 2812013B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、詳しくはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）基板における素子間分離に関する。
関し、詳しくはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）基板における素子間分離に関する。
【０００２】
【従来の技術】従来より、モノリシックな半導体集積回
路に用いられる素子間分離法として、素子間を絶縁体で
分離する方法が知られている。例えば、特開昭６１−５
９８５２号公報には、貼り合わせＳＯＩ基板に分離溝を
形成して素子分離を行う半導体装置の製造方法が開示さ
れている。この方法は２枚のシリコン基板を絶縁膜を介
して接合してＳＯＩ基板を得、このＳＯＩ基板の一方の
主面から基板内の絶縁膜に達するまでのトレンチ分離溝
を形成した後熱酸化等により分離溝の内壁面を含むＳＯ
Ｉ基板表面に絶縁被膜を形成し、多結晶シリコンで分離
溝を埋設した後に、基板表面において分離溝からはみ出
た絶縁被膜や多結晶シリコンを除去して、基板から、あ
るいは素子間を絶縁体により電気的に完全に分離するも
のである。
路に用いられる素子間分離法として、素子間を絶縁体で
分離する方法が知られている。例えば、特開昭６１−５
９８５２号公報には、貼り合わせＳＯＩ基板に分離溝を
形成して素子分離を行う半導体装置の製造方法が開示さ
れている。この方法は２枚のシリコン基板を絶縁膜を介
して接合してＳＯＩ基板を得、このＳＯＩ基板の一方の
主面から基板内の絶縁膜に達するまでのトレンチ分離溝
を形成した後熱酸化等により分離溝の内壁面を含むＳＯ
Ｉ基板表面に絶縁被膜を形成し、多結晶シリコンで分離
溝を埋設した後に、基板表面において分離溝からはみ出
た絶縁被膜や多結晶シリコンを除去して、基板から、あ
るいは素子間を絶縁体により電気的に完全に分離するも
のである。
【０００３】
【発明が解決しようとする課題】ところで、上述の製造
工程において、ＳＯＩ基板に分離溝を形成する場合、そ
のマスクとして酸化膜を基板表面に形成することが一般
的にされる。ここで、このマスクとしての酸化膜は、Ｓ
ＯＩ基板内の基板間分離用の絶縁膜と同程度のエッチン
グ比を有するものであるために、分離溝形成直後におい
ては、分離溝内に上記絶縁膜が露出しており、このマス
クとしての酸化膜をエッチング除去しようとすると、同
時に基板内の絶縁膜もエッチングされてしまうことにな
る。そのため、このマスクとしての酸化膜は多結晶シリ
コンで分離溝を埋めてから、上記絶縁被膜の除去に続い
てエッチング除去することが一般的である。
工程において、ＳＯＩ基板に分離溝を形成する場合、そ
のマスクとして酸化膜を基板表面に形成することが一般
的にされる。ここで、このマスクとしての酸化膜は、Ｓ
ＯＩ基板内の基板間分離用の絶縁膜と同程度のエッチン
グ比を有するものであるために、分離溝形成直後におい
ては、分離溝内に上記絶縁膜が露出しており、このマス
クとしての酸化膜をエッチング除去しようとすると、同
時に基板内の絶縁膜もエッチングされてしまうことにな
る。そのため、このマスクとしての酸化膜は多結晶シリ
コンで分離溝を埋めてから、上記絶縁被膜の除去に続い
てエッチング除去することが一般的である。
【０００４】ところが、その場合、このマスクとしての
酸化膜を除去する際に、分離溝の内壁面に形成した絶縁
被膜も深さ方向にエッチングされてしまうことが判明し
た。分離溝内壁面の絶縁被膜がエッチングされると、分
離溝部分の基板表面に激しい段差が形成され、基板表面
のポリシリコン配線やＡｌ配線に断切れが起こったり、
ショートが発生するといった問題がある。
酸化膜を除去する際に、分離溝の内壁面に形成した絶縁
被膜も深さ方向にエッチングされてしまうことが判明し
た。分離溝内壁面の絶縁被膜がエッチングされると、分
離溝部分の基板表面に激しい段差が形成され、基板表面
のポリシリコン配線やＡｌ配線に断切れが起こったり、
ショートが発生するといった問題がある。
【０００５】本発明は、上記実情に鑑みてなされたもの
であり、上記工程途中での分離溝内壁面の絶縁被膜のエ
ッチングを防ぐことにより、分離溝部分の段差をなくし
て、配線の段切れやショートの発生をなくすことのでき
る半導体装置の製造方法を提供することを目的とする。
であり、上記工程途中での分離溝内壁面の絶縁被膜のエ
ッチングを防ぐことにより、分離溝部分の段差をなくし
て、配線の段切れやショートの発生をなくすことのでき
る半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、絶縁性基板上に設定されたＳＯＩ層の該ＳＯ
Ｉ層主面に、第１の層、第２の層を順次堆積する工程
と、前記ＳＯＩ層主面の所定部位を露出すべく、前記第
１、第２の層に開口を形成する工程と、前記第２の層を
マスクとして、前記ＳＯＩ層を前記開口を介してエッチ
ングして、上記絶縁性基板にまで達する分離溝を形成す
る工程と、該分離溝の内壁面に絶縁被膜を形成する工程
と、前記開口を介して前記分離溝内に充填材を、その上
端が前記第１の層の位置以上となる位置まで充填する工
程と、前記充填材と前記第１の層とを前記絶縁被膜のエ
ッチング防止膜として前記第２の層を除去する工程と、
前記第１の層を選択的に除去する工程とを含むことを特
徴とする。
造方法は、絶縁性基板上に設定されたＳＯＩ層の該ＳＯ
Ｉ層主面に、第１の層、第２の層を順次堆積する工程
と、前記ＳＯＩ層主面の所定部位を露出すべく、前記第
１、第２の層に開口を形成する工程と、前記第２の層を
マスクとして、前記ＳＯＩ層を前記開口を介してエッチ
ングして、上記絶縁性基板にまで達する分離溝を形成す
る工程と、該分離溝の内壁面に絶縁被膜を形成する工程
と、前記開口を介して前記分離溝内に充填材を、その上
端が前記第１の層の位置以上となる位置まで充填する工
程と、前記充填材と前記第１の層とを前記絶縁被膜のエ
ッチング防止膜として前記第２の層を除去する工程と、
前記第１の層を選択的に除去する工程とを含むことを特
徴とする。
【０００７】
【作用】本発明の半導体装置の製造方法では、ＳＯＩ層
主面に、第１、第２の層を順に形成するとともに、分離
溝へ充填する充填材の高さを第１の層の位置以上になる
ように制御する。このため、分離溝形成時のマスクとし
た第２の層をエッチング除去する際、分離溝内に形成し
た絶縁被膜は、充填材と第１の層によりそのエッチング
が防止され、絶縁被膜がエッチングされることに起因し
た分離溝部分の段差は発生しない。
主面に、第１、第２の層を順に形成するとともに、分離
溝へ充填する充填材の高さを第１の層の位置以上になる
ように制御する。このため、分離溝形成時のマスクとし
た第２の層をエッチング除去する際、分離溝内に形成し
た絶縁被膜は、充填材と第１の層によりそのエッチング
が防止され、絶縁被膜がエッチングされることに起因し
た分離溝部分の段差は発生しない。
【０００８】
【実施例】以下、本発明の実施例を図に基づき説明す
る。 （第１実施例）Ｐ- 型の第１の単結晶シリコン基板１の
一方の主面に鏡面研磨を施した後、熱酸化を施し所定の
膜厚の絶縁膜２を形成する。そして、この第１のシリコ
ン基板１表面の絶縁膜２側に、鏡面研磨された主面を有
する第２の単結晶シリコン基板３を十分に清浄な雰囲気
下で密着、加熱して、それぞれのシリコン基板１、３で
絶縁膜２を挟むように一体に接合する。これにより、第
１のシリコン基板１上に絶縁膜２を介して第２のシリコ
ン基板３を接合して構成されたＳＯＩ基板が作製される
（図１参照）。なお、図１中、４は接合を施す前に第２
のＮ- 型シリコン基板３表面よりドーピングすることに
より形成したＮ型の高濃度不純物（Ｓｂ）層である。
る。 （第１実施例）Ｐ- 型の第１の単結晶シリコン基板１の
一方の主面に鏡面研磨を施した後、熱酸化を施し所定の
膜厚の絶縁膜２を形成する。そして、この第１のシリコ
ン基板１表面の絶縁膜２側に、鏡面研磨された主面を有
する第２の単結晶シリコン基板３を十分に清浄な雰囲気
下で密着、加熱して、それぞれのシリコン基板１、３で
絶縁膜２を挟むように一体に接合する。これにより、第
１のシリコン基板１上に絶縁膜２を介して第２のシリコ
ン基板３を接合して構成されたＳＯＩ基板が作製される
（図１参照）。なお、図１中、４は接合を施す前に第２
のＮ- 型シリコン基板３表面よりドーピングすることに
より形成したＮ型の高濃度不純物（Ｓｂ）層である。
【０００９】そして、一連の酸化、フォトリソグラフ
ィ、不純物拡散工程により、Ｐウエル領域５、Ｎウエル
領域６、ディープＮ+ 領域７をＳＯＩ層とされた第２の
シリコン基板３側に形成する（図２参照）。なお、この
間第２のシリコン基板３の表面の酸化膜の成長及び除去
は自由に行なえる。この後、第２のシリコン基板３側の
表面に、フィールド酸化膜８をＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により
形成する（図３参照）。なお、ＬＯＣＯＳ法は、基板表
面にパッド酸化膜８ａを形成し、所定部位に酸化抑制膜
としてのＳｉ3 Ｎ4 膜を形成した後、該Ｓｉ3Ｎ4 膜が
形成されていない部位を熱酸化などにより酸化して厚い
フィールド酸化膜８を形成するもので、図３はＬＯＣＯ
Ｓ法による酸化後、Ｓｉ3 Ｎ4 膜をＨ3 ＰＯ4 により除
去した後の図である。
ィ、不純物拡散工程により、Ｐウエル領域５、Ｎウエル
領域６、ディープＮ+ 領域７をＳＯＩ層とされた第２の
シリコン基板３側に形成する（図２参照）。なお、この
間第２のシリコン基板３の表面の酸化膜の成長及び除去
は自由に行なえる。この後、第２のシリコン基板３側の
表面に、フィールド酸化膜８をＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により
形成する（図３参照）。なお、ＬＯＣＯＳ法は、基板表
面にパッド酸化膜８ａを形成し、所定部位に酸化抑制膜
としてのＳｉ3 Ｎ4 膜を形成した後、該Ｓｉ3Ｎ4 膜が
形成されていない部位を熱酸化などにより酸化して厚い
フィールド酸化膜８を形成するもので、図３はＬＯＣＯ
Ｓ法による酸化後、Ｓｉ3 Ｎ4 膜をＨ3 ＰＯ4 により除
去した後の図である。
【００１０】次に、基板表面に再び第１の絶縁層として
のＳｉ3 Ｎ4 膜９及び第２の絶縁層としてのＳｉＯ2 膜
１０を順次ＣＶＤ法により堆積させ、１０００℃のアニ
ール処理を行なって、ＳｉＯ2 膜１０を緻密化する。続
いて、図示しないレジストを堆積し、公知のフォトリソ
グラフィ処理とエッチングガスとしてＣＦ4 ，ＣＨＦ 3
系ガスを用いたＲ．Ｉ．Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）処理を施し、ＳｉＯ2 膜１０、Ｓｉ
3 Ｎ4 膜９及びフィールド酸化膜８をレジストをマスク
としてシリコン基板３の表面に達するまで選択的にエッ
チングして開口１１を形成する（図４参照）。なお、図
４はレジスト剥離後の状態を示している。
のＳｉ3 Ｎ4 膜９及び第２の絶縁層としてのＳｉＯ2 膜
１０を順次ＣＶＤ法により堆積させ、１０００℃のアニ
ール処理を行なって、ＳｉＯ2 膜１０を緻密化する。続
いて、図示しないレジストを堆積し、公知のフォトリソ
グラフィ処理とエッチングガスとしてＣＦ4 ，ＣＨＦ 3
系ガスを用いたＲ．Ｉ．Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）処理を施し、ＳｉＯ2 膜１０、Ｓｉ
3 Ｎ4 膜９及びフィールド酸化膜８をレジストをマスク
としてシリコン基板３の表面に達するまで選択的にエッ
チングして開口１１を形成する（図４参照）。なお、図
４はレジスト剥離後の状態を示している。
【００１１】次に、ＳｉＯ2 膜１０をマスクにしてエッ
チングガスとしてＨＢｒ系ガスを用いたＲ．Ｉ．Ｅ処理
により第２のシリコン基板３を選択的にエッチングし、
絶縁膜２に達する分離溝１２を形成する（図５参照）。
この場合、ＳｉＯ2 膜１０とシリコン基板３とのエッチ
ング選択比により良好に分離溝１２が絶縁膜２に達する
ように、前工程におけるＳｉＯ2 膜１０の堆積厚さが決
定されている。
チングガスとしてＨＢｒ系ガスを用いたＲ．Ｉ．Ｅ処理
により第２のシリコン基板３を選択的にエッチングし、
絶縁膜２に達する分離溝１２を形成する（図５参照）。
この場合、ＳｉＯ2 膜１０とシリコン基板３とのエッチ
ング選択比により良好に分離溝１２が絶縁膜２に達する
ように、前工程におけるＳｉＯ2 膜１０の堆積厚さが決
定されている。
【００１２】次いで、熱酸化を施すことにより分離溝１
２の内壁面に絶縁被膜１３を形成し、続いて多結晶シリ
コン１４をＬＰ−ＣＶＤ法により堆積する。このとき、
多結晶シリコン１４は分離溝１２内を埋設するとともに
ＳｉＯ2 膜１０上にも堆積することになる（図６参
照）。次に、ドライエッチング処理により、ＳｉＯ2 膜
１０の上に堆積した多結晶シリコン１４をエッチングバ
ック（１回目）する（図７参照）。この時、分離溝１２
内に残る多結晶シリコン１４の上端はＳｉ3 Ｎ4 膜９よ
り上部になるようエッチングをストップさせる。
２の内壁面に絶縁被膜１３を形成し、続いて多結晶シリ
コン１４をＬＰ−ＣＶＤ法により堆積する。このとき、
多結晶シリコン１４は分離溝１２内を埋設するとともに
ＳｉＯ2 膜１０上にも堆積することになる（図６参
照）。次に、ドライエッチング処理により、ＳｉＯ2 膜
１０の上に堆積した多結晶シリコン１４をエッチングバ
ック（１回目）する（図７参照）。この時、分離溝１２
内に残る多結晶シリコン１４の上端はＳｉ3 Ｎ4 膜９よ
り上部になるようエッチングをストップさせる。
【００１３】次に、フッ素溶液によるウェットエッチン
グ処理によりＳｉＯ2 膜１０をエッチング除去する（図
８参照）。この時、Ｓｉ3 Ｎ4 膜９と、このＳｉ3 Ｎ4
膜９より上部に上端がくるように残した多結晶シリコン
１４とがエッチングストッパとなり、フィールド酸化膜
８及び分離溝１２の内壁面に形成された絶縁被膜１３は
エッチングされない。
グ処理によりＳｉＯ2 膜１０をエッチング除去する（図
８参照）。この時、Ｓｉ3 Ｎ4 膜９と、このＳｉ3 Ｎ4
膜９より上部に上端がくるように残した多結晶シリコン
１４とがエッチングストッパとなり、フィールド酸化膜
８及び分離溝１２の内壁面に形成された絶縁被膜１３は
エッチングされない。
【００１４】次に、ドライエッチング処理により、分離
溝１２内に埋め込まれた多結晶シリコン１４のＳｉ3 Ｎ
4 膜９より上に突出している部分をエッチングバック
（２回目）する（図９参照）。この時、次工程で多結晶
シリコン１４の上側に後述する熱酸化膜１５を成長させ
たときに、熱酸化膜１５と周囲のフィールド酸化膜８と
が同一高さとなるように、多結晶シリコン１４の上端は
フィールド酸化膜８の上端から０．３μｍ程度下側にな
るよう制御するのが望ましい。
溝１２内に埋め込まれた多結晶シリコン１４のＳｉ3 Ｎ
4 膜９より上に突出している部分をエッチングバック
（２回目）する（図９参照）。この時、次工程で多結晶
シリコン１４の上側に後述する熱酸化膜１５を成長させ
たときに、熱酸化膜１５と周囲のフィールド酸化膜８と
が同一高さとなるように、多結晶シリコン１４の上端は
フィールド酸化膜８の上端から０．３μｍ程度下側にな
るよう制御するのが望ましい。
【００１５】次に、分離溝１２内に埋め込まれた多結晶
シリコン１４の上部をＳｉ3 Ｎ4 膜９により選択的に熱
酸化して酸化膜１５を成長させた後（図１０参照）、こ
のＳｉ3 Ｎ4 膜９をエッチング除去する（図１１参
照）。図１１からも明らかなように、分離溝１２部分は
段差が形成されず、平坦な形状を有している。次に、パ
ッド酸化膜８ａ除去後、薄いゲ−ト酸化膜を形成し、Ｌ
ＰーＣＶＤ処理、フォトリソグラフィおよびエッチング
処理を施すことにより多結晶シリコン配線（ゲ−ト電
極）１６を形成し、選択ドーピングによりＰ+ 拡散層１
７、Ｎ+ 拡散層１８を形成する（図１２参照）。この
間、フィールド酸化膜８のエッチングは０．２μｍ程度
であり、前記分離溝１２部分の平坦性は損なわれること
はない。
シリコン１４の上部をＳｉ3 Ｎ4 膜９により選択的に熱
酸化して酸化膜１５を成長させた後（図１０参照）、こ
のＳｉ3 Ｎ4 膜９をエッチング除去する（図１１参
照）。図１１からも明らかなように、分離溝１２部分は
段差が形成されず、平坦な形状を有している。次に、パ
ッド酸化膜８ａ除去後、薄いゲ−ト酸化膜を形成し、Ｌ
ＰーＣＶＤ処理、フォトリソグラフィおよびエッチング
処理を施すことにより多結晶シリコン配線（ゲ−ト電
極）１６を形成し、選択ドーピングによりＰ+ 拡散層１
７、Ｎ+ 拡散層１８を形成する（図１２参照）。この
間、フィールド酸化膜８のエッチングは０．２μｍ程度
であり、前記分離溝１２部分の平坦性は損なわれること
はない。
【００１６】続いてＰＳＧ、ＢＰＳＧ等の層間絶縁膜１
９を堆積し、必要な部分にコンタクトホールを形成し、
Ａｌ配線２０、プラズマＣＶＤによる窒化膜等よりなる
保護膜２１を形成して、ＣＭＯＳトランジスタ、バイポ
ーラトランジスタを複合化したＢｉーＣＭＯＳ半導体装
置が製造される（図１３参照）。このように、本実施例
の製造方法によれば、分離溝１２部分において、ＳｉＯ
2 膜１０のエッチング除去時にＳｉ3 Ｎ4 膜９および多
結晶シリコン１４によりその下層にある酸化膜へのエッ
チング進行は防止される。従って、分離溝１２部分の段
差は形成されることはなく、平坦な形状が得られるの
で、ポリシリコン配線１６、Ａｌ配線２０の段切れ、シ
ョートといった従来の問題が発生することはない。
９を堆積し、必要な部分にコンタクトホールを形成し、
Ａｌ配線２０、プラズマＣＶＤによる窒化膜等よりなる
保護膜２１を形成して、ＣＭＯＳトランジスタ、バイポ
ーラトランジスタを複合化したＢｉーＣＭＯＳ半導体装
置が製造される（図１３参照）。このように、本実施例
の製造方法によれば、分離溝１２部分において、ＳｉＯ
2 膜１０のエッチング除去時にＳｉ3 Ｎ4 膜９および多
結晶シリコン１４によりその下層にある酸化膜へのエッ
チング進行は防止される。従って、分離溝１２部分の段
差は形成されることはなく、平坦な形状が得られるの
で、ポリシリコン配線１６、Ａｌ配線２０の段切れ、シ
ョートといった従来の問題が発生することはない。
【００１７】なお、上記実施例は、ＬＯＣＯＳ工程によ
りフィールド酸化膜８を予め形成するものであったが、
他に、均一厚さのパッド用シリコン酸化膜を形成してお
き、Ｓｉ3 Ｎ4 膜、ＣＶＤによるＳｉＯ2 膜の堆積後分
離溝を形成し、分離溝内壁面の絶縁被膜の形成、分離溝
内への多結晶シリコンの充填、多結晶シリコンのエッチ
ングバック、多結晶シリコンとＳｉ3 Ｎ4 膜をエッチン
グストッパとしたＳｉＯ2 膜のエッチング除去を順次実
施したのち、Ｓｉ3 Ｎ4 膜のパターニングあるいはＳｉ
3 Ｎ4 膜の積み直しを行った後、パッド用シリコン酸化
膜にＬＯＣＯＳ工程を施してフィールド酸化膜を形成す
るようにしてもよい。
りフィールド酸化膜８を予め形成するものであったが、
他に、均一厚さのパッド用シリコン酸化膜を形成してお
き、Ｓｉ3 Ｎ4 膜、ＣＶＤによるＳｉＯ2 膜の堆積後分
離溝を形成し、分離溝内壁面の絶縁被膜の形成、分離溝
内への多結晶シリコンの充填、多結晶シリコンのエッチ
ングバック、多結晶シリコンとＳｉ3 Ｎ4 膜をエッチン
グストッパとしたＳｉＯ2 膜のエッチング除去を順次実
施したのち、Ｓｉ3 Ｎ4 膜のパターニングあるいはＳｉ
3 Ｎ4 膜の積み直しを行った後、パッド用シリコン酸化
膜にＬＯＣＯＳ工程を施してフィールド酸化膜を形成す
るようにしてもよい。
【００１８】また、上記実施例では、分離溝形成時のマ
スクとして使用する酸化膜としてＣＶＤによるＳｉＯ2
膜を形成するようにしたものを示したが、他にＰＳＧ膜
（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を
形成するようにしてもよい。さらに、上記第１実施例で
は、ドライエッチング処理により多結晶シリコン１４の
１回目のエッチングバックを行ったが、研磨技術により
行ってもよい。 （第２実施例）上記第１実施例のＳｉ3 Ｎ4 膜９の代わ
りに多結晶シリコン膜９’を用いた第２実施例を以下説
明する。
スクとして使用する酸化膜としてＣＶＤによるＳｉＯ2
膜を形成するようにしたものを示したが、他にＰＳＧ膜
（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を
形成するようにしてもよい。さらに、上記第１実施例で
は、ドライエッチング処理により多結晶シリコン１４の
１回目のエッチングバックを行ったが、研磨技術により
行ってもよい。 （第２実施例）上記第１実施例のＳｉ3 Ｎ4 膜９の代わ
りに多結晶シリコン膜９’を用いた第２実施例を以下説
明する。
【００１９】上述の図１から図３に示す工程を経た後、
本実施例ではＬＰーＣＶＤにより多結晶シリコン膜
９’、ＣＶＤによりＳｉＯ2 膜１０を堆積し、上述の図
４に示す工程と同様に、１０００℃のアニール処理を行
い、ＳｉＯ2 膜１０を緻密化する。続いて、レジストを
堆積し、フォトリソグラフィ処理を施してレジストパタ
−ンを形成し、エッチングガスとしてＣＦ4，ＣＨＦ3
系ガスを用いたＲ．Ｉ．Ｅ処理によりＳｉＯ2 膜１０、
多結晶シリコン膜９’及びフィールド酸化膜８に開口１
１を形成し、基板表面にＳｉ3 Ｎ4 膜２２を堆積する
（図１４参照）。そして、異方性Ｒ．Ｉ．Ｅ処理を施
し、開口１１の側壁にのみＳｉ3 Ｎ4 膜２２を残す（図
１５参照）。このＳｉ3 Ｎ4膜２２は後工程において分
離溝１２内壁に熱酸化による絶縁被膜１３形成時に、開
口１１内に露出する多結晶シリコン膜９’が同時に酸化
されないようにするものである。
本実施例ではＬＰーＣＶＤにより多結晶シリコン膜
９’、ＣＶＤによりＳｉＯ2 膜１０を堆積し、上述の図
４に示す工程と同様に、１０００℃のアニール処理を行
い、ＳｉＯ2 膜１０を緻密化する。続いて、レジストを
堆積し、フォトリソグラフィ処理を施してレジストパタ
−ンを形成し、エッチングガスとしてＣＦ4，ＣＨＦ3
系ガスを用いたＲ．Ｉ．Ｅ処理によりＳｉＯ2 膜１０、
多結晶シリコン膜９’及びフィールド酸化膜８に開口１
１を形成し、基板表面にＳｉ3 Ｎ4 膜２２を堆積する
（図１４参照）。そして、異方性Ｒ．Ｉ．Ｅ処理を施
し、開口１１の側壁にのみＳｉ3 Ｎ4 膜２２を残す（図
１５参照）。このＳｉ3 Ｎ4膜２２は後工程において分
離溝１２内壁に熱酸化による絶縁被膜１３形成時に、開
口１１内に露出する多結晶シリコン膜９’が同時に酸化
されないようにするものである。
【００２０】次に、ＳｉＯ2 膜１０をマスクとしてエッ
チングガスとしてＨＢｒ系ガスを用いたＲ．Ｉ．Ｅ処理
を施し、第２のシリコン基板３を選択的にエッチング
し、絶縁膜２まで達する分離溝１２を形成する。そし
て、分離溝１２の内壁面を熱酸化して絶縁被膜１３を形
成し、その後Ｈ3 ＰＯ4 液により開口１１の壁面を被覆
していたＳｉ3 Ｎ4 膜２２を除去する（図１６参照）。
上述のようにこの絶縁被膜１３形成時において、開口１
１にはＳｉ3 Ｎ4 膜２２により多結晶シリコン膜９’は
露出しておらず、酸化されることはない。ここで、多結
晶シリコン膜９’が酸化されているとすると、後工程に
おいてＳｉＯ2 膜１０をエッチング除去する際に、多結
晶シリコン膜９’の酸化部分も同時にエッチャントによ
りエッチングされてしまうことになり、分離溝１２部分
において段差の生じる原因となってしまう。
チングガスとしてＨＢｒ系ガスを用いたＲ．Ｉ．Ｅ処理
を施し、第２のシリコン基板３を選択的にエッチング
し、絶縁膜２まで達する分離溝１２を形成する。そし
て、分離溝１２の内壁面を熱酸化して絶縁被膜１３を形
成し、その後Ｈ3 ＰＯ4 液により開口１１の壁面を被覆
していたＳｉ3 Ｎ4 膜２２を除去する（図１６参照）。
上述のようにこの絶縁被膜１３形成時において、開口１
１にはＳｉ3 Ｎ4 膜２２により多結晶シリコン膜９’は
露出しておらず、酸化されることはない。ここで、多結
晶シリコン膜９’が酸化されているとすると、後工程に
おいてＳｉＯ2 膜１０をエッチング除去する際に、多結
晶シリコン膜９’の酸化部分も同時にエッチャントによ
りエッチングされてしまうことになり、分離溝１２部分
において段差の生じる原因となってしまう。
【００２１】次いで、上述の図６に示す工程と同様に、
多結晶シリコン１４を堆積後（図１７参照）、上述の図
７から図１３に示す工程と同様の工程を経て、図１３に
示すＢｉーＣＭＯＳ半導体装置が製造される。なお、本
実施例においては、多結晶シリコン膜９’と分離溝１２
内に充填した多結晶シリコン１４とが、ＳｉＯ2 膜１０
除去時のエッチングストッパとして作用し、多結晶シリ
コン膜９’下層のフィールド酸化膜８、絶縁被膜１３が
同時にエッチングされてしまうことは防止される。ま
た、上述したように多結晶シリコン膜９’にも酸化部分
が存在しないため、そこから下層へエッチングが進行す
ることもない。
多結晶シリコン１４を堆積後（図１７参照）、上述の図
７から図１３に示す工程と同様の工程を経て、図１３に
示すＢｉーＣＭＯＳ半導体装置が製造される。なお、本
実施例においては、多結晶シリコン膜９’と分離溝１２
内に充填した多結晶シリコン１４とが、ＳｉＯ2 膜１０
除去時のエッチングストッパとして作用し、多結晶シリ
コン膜９’下層のフィールド酸化膜８、絶縁被膜１３が
同時にエッチングされてしまうことは防止される。ま
た、上述したように多結晶シリコン膜９’にも酸化部分
が存在しないため、そこから下層へエッチングが進行す
ることもない。
【００２２】さらには、本第２実施例においては、多結
晶シリコン膜１４の２回目のエッチングバックと同時に
多結晶シリコン膜９’を除去することができる。
晶シリコン膜１４の２回目のエッチングバックと同時に
多結晶シリコン膜９’を除去することができる。
【００２３】
【発明の効果】以上詳述したように本発明の半導体装置
の製造方法は、分離溝部分の段差が発生することがな
く、平坦な基板表面を得ることができるので、多結晶シ
リコン配線及びＡｌ配線の断切れ、ショートのない半導
体装置を製造することが可能となる。
の製造方法は、分離溝部分の段差が発生することがな
く、平坦な基板表面を得ることができるので、多結晶シ
リコン配線及びＡｌ配線の断切れ、ショートのない半導
体装置を製造することが可能となる。
【図１】第１実施例の半導体装置の製造方法を示す工程
図である。
図である。
【図２】第１実施例の半導体装置の製造方法を示す工程
図である。
図である。
【図３】第１実施例の半導体装置の製造方法を示す工程
図である。
図である。
【図４】第１実施例の半導体装置の製造方法を示す工程
図である。
図である。
【図５】第１実施例の半導体装置の製造方法を示す工程
図である。
図である。
【図６】第１実施例の半導体装置の製造方法を示す工程
図である。
図である。
【図７】第１実施例の半導体装置の製造方法を示す工程
図である。
図である。
【図８】第１実施例の半導体装置の製造方法を示す工程
図である。
図である。
【図９】第１実施例の半導体装置の製造方法を示す工程
図である。
図である。
【図１０】第１実施例の半導体装置の製造方法を示す工
程図である。
程図である。
【図１１】第１実施例の半導体装置の製造方法を示す工
程図である。
程図である。
【図１２】第１実施例の半導体装置の製造方法を示す工
程図である。
程図である。
【図１３】第１実施例の半導体装置の製造方法を示す工
程図である。
程図である。
【図１４】第２実施例の半導体装置の製造方法を示す工
程図である。
程図である。
【図１５】第２実施例の半導体装置の製造方法を示す工
程図である。
程図である。
【図１６】第２実施例の半導体装置の製造方法を示す工
程図である。
程図である。
【図１７】第２実施例の半導体装置の製造方法を示す工
程図である。
程図である。
１は第１のシリコン基板、２は絶縁膜、３は第２のシリ
コン基板、８はフィールド酸化膜、９は第１の絶縁層を
なすＳｉ3 Ｎ4 膜、９’は第１の絶縁層をなす多結晶シ
リコン膜、１０は第２の絶縁層をなすＳｉＯ2膜、１１
は開口、１２は分離溝、１３は絶縁被膜、１４は多結晶
シリコンである。
コン基板、８はフィールド酸化膜、９は第１の絶縁層を
なすＳｉ3 Ｎ4 膜、９’は第１の絶縁層をなす多結晶シ
リコン膜、１０は第２の絶縁層をなすＳｉＯ2膜、１１
は開口、１２は分離溝、１３は絶縁被膜、１４は多結晶
シリコンである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 榊原 利夫 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/762 H01L 21/3065 H01L 27/12
Claims (1)
- 【請求項１】 絶縁性基板上に設定されたＳＯＩ層の該
ＳＯＩ層主面に、第１の層、第２の層を順次堆積する工
程と、 前記ＳＯＩ層主面の所定部位を露出すべく、前記第１、
第２の層に開口を形成する工程と、 前記第２の層をマスクとして、前記ＳＯＩ層を前記開口
を介してエッチングして、上記絶縁性基板にまで達する
分離溝を形成する工程と、 該分離溝の内壁面に絶縁被膜を形成する工程と、 前記開口を介して前記分離溝内に充填材を、その上端が
前記第１の層の位置以上となる位置まで充填する工程
と、 前記充填材と前記第１の層とを前記絶縁被膜のエッチン
グ防止膜として前記第２の層を除去する工程と、 前記第１の層を選択的に除去する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265046A JP2812013B2 (ja) | 1991-10-14 | 1991-10-14 | 半導体装置の製造方法 |
| PCT/JP1992/001326 WO1993008596A1 (en) | 1991-10-14 | 1992-10-12 | Method for fabrication of semiconductor device |
| US08/075,514 US5480832A (en) | 1991-10-14 | 1992-10-12 | Method for fabrication of semiconductor device |
| EP93908767A EP0562127B1 (en) | 1991-10-14 | 1992-10-12 | Method for fabrication of semiconductor device |
| DE69231803T DE69231803T2 (de) | 1991-10-14 | 1992-10-12 | Verfahren zur Herstellung einer Halbleiteranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265046A JP2812013B2 (ja) | 1991-10-14 | 1991-10-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109882A JPH05109882A (ja) | 1993-04-30 |
| JP2812013B2 true JP2812013B2 (ja) | 1998-10-15 |
Family
ID=17411833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265046A Expired - Lifetime JP2812013B2 (ja) | 1991-10-14 | 1991-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2812013B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3033412B2 (ja) * | 1993-11-26 | 2000-04-17 | 株式会社デンソー | 半導体装置の製造方法 |
| JPH09172061A (ja) * | 1995-12-18 | 1997-06-30 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US7525151B2 (en) * | 2006-01-05 | 2009-04-28 | International Rectifier Corporation | Vertical DMOS device in integrated circuit |
| JP5674304B2 (ja) * | 2009-11-13 | 2015-02-25 | ラピスセミコンダクタ株式会社 | Ｓｏｉウェハの製造方法 |
-
1991
- 1991-10-14 JP JP3265046A patent/JP2812013B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05109882A (ja) | 1993-04-30 |
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