JPS63266878A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63266878A JPS63266878A JP9974287A JP9974287A JPS63266878A JP S63266878 A JPS63266878 A JP S63266878A JP 9974287 A JP9974287 A JP 9974287A JP 9974287 A JP9974287 A JP 9974287A JP S63266878 A JPS63266878 A JP S63266878A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
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Landscapes
- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、自己整合構造を有する高性能、高集積の可能
な半導体バイポーラ型集積回路に関する。
な半導体バイポーラ型集積回路に関する。
高速バスポーラ集積回路の高性能化と高集積化を同時に
達成するために、たとえば特開昭６０−２３５４６０な
どに示されているようにベース電極ベースの側方から多
結晶シリコンを用いて取り出す構造（ＳＩＣＯ３：針ｄ
ｅｗａｌｌ Ｂａ５ｅ Ｃｏｎｔａｃｔ ５ｔｒｕｃｔ
ｕｒｅ）のトランジスタにおいて、能動領域の回りのシ
リコン基板に断面がＵ字形の溝を形成して素子間の絶縁
分離を行なう構造が提案されている。
達成するために、たとえば特開昭６０−２３５４６０な
どに示されているようにベース電極ベースの側方から多
結晶シリコンを用いて取り出す構造（ＳＩＣＯ３：針ｄ
ｅｗａｌｌ Ｂａ５ｅ Ｃｏｎｔａｃｔ ５ｔｒｕｃｔ
ｕｒｅ）のトランジスタにおいて、能動領域の回りのシ
リコン基板に断面がＵ字形の溝を形成して素子間の絶縁
分離を行なう構造が提案されている。
上記従来の半導体装置の構造では、素子間分離用のＵ溝
内を酸化した後多結晶シリコン膜を埋込み表面を平坦化
しているが、多結晶シリコンは誘電率が高い上に導電性
を有するため分離容量が大きくなり、素子の高周波特性
を制限していた。また、Ｕ溝内の酸化膜（ＳｉＯ２）を
薄くすると分離容量の増大に加えて、寄生素子の効果が
大きくなって分離特性が悪くなる欠点があった。
内を酸化した後多結晶シリコン膜を埋込み表面を平坦化
しているが、多結晶シリコンは誘電率が高い上に導電性
を有するため分離容量が大きくなり、素子の高周波特性
を制限していた。また、Ｕ溝内の酸化膜（ＳｉＯ２）を
薄くすると分離容量の増大に加えて、寄生素子の効果が
大きくなって分離特性が悪くなる欠点があった。
本発明の目的は、上記従来構造の欠点を除去し、寄生効
果が少なくて分離容量が小さく、しかも安定な構造が可
能な自己整合トランジスタの構造をｍ−することにある
。
果が少なくて分離容量が小さく、しかも安定な構造が可
能な自己整合トランジスタの構造をｍ−することにある
。
（：：：ニニー二二二：：：′二’！ Ｕ ｍ ＆。１
６．２多結晶シリコン膜の多層膜で埋込み平坦化するこ
とによって達成される。
６．２多結晶シリコン膜の多層膜で埋込み平坦化するこ
とによって達成される。
寄生効果が少なくて分離容量が小さくなる分離法として
は、Ｕ溝内を薄く酸化した後にＣＶＤ法で５ｉＯｚ膜を
形成し、エツチングで平坦化する方法が考えられるが、
′ＣｖＤ−８ｉｏ２膜は狭い溝に埋込むと中心部に膜質
の悪い部分が出来るため、空洞が出来たり、エツチング
時に穴が開いたりする問題がある。また、溝内が５ｉｎ
２．のみであると平坦化エツチング時のオーバーエツチ
ングで側壁に穴が開く等の問題も発生する。そこで、溝
内酸化の後に薄い第１の多結晶シリコン膜を堆積してそ
の上にＣＶＤ−８ｉＯｘ膜を形成しくこのときＵ溝が完
全に埋まらないように膜厚を選ぶ）、最後に第２の多結
晶シリコン膜を堆積して溝を完全に埋めるようにすると
、第２の多結晶シリコン膜が溝中心部の膜質が悪い部分
をカバーし、第１の多結晶シリコン膜が平坦化エツチン
グ時のストッパーとなるので上記の問題は解決され、分
離特性の良いトランジスタの形成が可能となる。
は、Ｕ溝内を薄く酸化した後にＣＶＤ法で５ｉＯｚ膜を
形成し、エツチングで平坦化する方法が考えられるが、
′ＣｖＤ−８ｉｏ２膜は狭い溝に埋込むと中心部に膜質
の悪い部分が出来るため、空洞が出来たり、エツチング
時に穴が開いたりする問題がある。また、溝内が５ｉｎ
２．のみであると平坦化エツチング時のオーバーエツチ
ングで側壁に穴が開く等の問題も発生する。そこで、溝
内酸化の後に薄い第１の多結晶シリコン膜を堆積してそ
の上にＣＶＤ−８ｉＯｘ膜を形成しくこのときＵ溝が完
全に埋まらないように膜厚を選ぶ）、最後に第２の多結
晶シリコン膜を堆積して溝を完全に埋めるようにすると
、第２の多結晶シリコン膜が溝中心部の膜質が悪い部分
をカバーし、第１の多結晶シリコン膜が平坦化エツチン
グ時のストッパーとなるので上記の問題は解決され、分
離特性の良いトランジスタの形成が可能となる。
以下、本発明を高性能バイポーラ集積回路用トランジス
タの製造に適用した実施例を用いて説明する。第１図は
完成したバイポーラ型ＮＰＮトランジスタの断面図であ
り、第２図〜第７図はその蒙造工程を示す断面図である
。以下、図に従って製造工程を説明する。
タの製造に適用した実施例を用いて説明する。第１図は
完成したバイポーラ型ＮＰＮトランジスタの断面図であ
り、第２図〜第７図はその蒙造工程を示す断面図である
。以下、図に従って製造工程を説明する。
シリコン基板１にコレクタ用のＮ中型拡散層２を形成し
、その上にシリコン・エピタキシャル成長層３を形成し
、さらにＳ ｉＯ２膜４．５ｉｓＮ番膜５、ＣｖＤ（化
学気相成長）ＳｉＯｘ膜６を順に形成した（第２図）。
、その上にシリコン・エピタキシャル成長層３を形成し
、さらにＳ ｉＯ２膜４．５ｉｓＮ番膜５、ＣｖＤ（化
学気相成長）ＳｉＯｘ膜６を順に形成した（第２図）。
次に、ホトエツチング技術を用いて３層膜４〜６をパタ
ーニングし、さらにＳｉエツチングを行なってエピタキ
シャル成長層３に溝を形成し、その表面を酸化して５ｉ
Ｏｚ膜７を形成した。次に、全面に５ｉｓＮ４膜を被着
した後、方向性のドライエツチングを行なって側壁のみ
に５ｉｓＮａ膜８を残した（第３図）。
ーニングし、さらにＳｉエツチングを行なってエピタキ
シャル成長層３に溝を形成し、その表面を酸化して５ｉ
Ｏｚ膜７を形成した。次に、全面に５ｉｓＮ４膜を被着
した後、方向性のドライエツチングを行なって側壁のみ
に５ｉｓＮａ膜８を残した（第３図）。
次に、ホトレジスト膜をマスクにして、’５ｉＯｚ膜７
とシリコン１，２をエツチングし、素子間を分離する深
溝９を形成した（第４図）。
とシリコン１，２をエツチングし、素子間を分離する深
溝９を形成した（第４図）。
チャネル防止用のイオン打込みを行なってチャネルスト
ップ層１０を形成後、Ｓ、１ｓＮｉ膜５，８をマスクに
して溝内を選択的に酸化してＳｉＯ２膜１１膜形１した
。続いて、ＣＶＤ法で多結晶シリコン膜１２．５ｉＯｚ
膜１３、多結晶シリコン膜１４を順に堆積し去（第５図
）。ここで、素子間分離用の深溝内の多結晶シリコン膜
１４は溝を完全に埋込み、素子内分離用の浅溝内の多結
晶シリコン膜１４は溝を埋込まないように、浅溝の幅ｄ
ｚと深溝の幅ｄ２．およびＣＶＤ膜１２，１３゜１４の
各膜厚を選択する必要がある（ｄｌ＞ｄｚ等の条件）。
ップ層１０を形成後、Ｓ、１ｓＮｉ膜５，８をマスクに
して溝内を選択的に酸化してＳｉＯ２膜１１膜形１した
。続いて、ＣＶＤ法で多結晶シリコン膜１２．５ｉＯｚ
膜１３、多結晶シリコン膜１４を順に堆積し去（第５図
）。ここで、素子間分離用の深溝内の多結晶シリコン膜
１４は溝を完全に埋込み、素子内分離用の浅溝内の多結
晶シリコン膜１４は溝を埋込まないように、浅溝の幅ｄ
ｚと深溝の幅ｄ２．およびＣＶＤ膜１２，１３゜１４の
各膜厚を選択する必要がある（ｄｌ＞ｄｚ等の条件）。
次に、多結晶シリコン膜１４、ＳｉＯ２膜１３膜条３晶
シリコン膜１２の順に等方性エツチングを行ない、深溝
内に多結晶シリコン膜とＳ ｉ Ｏｚ膜を残した（第６
図）。
シリコン膜１２の順に等方性エツチングを行ない、深溝
内に多結晶シリコン膜とＳ ｉ Ｏｚ膜を残した（第６
図）。
次に、５１ｇＮａ膜５，８をマスクにして酸化を行ない
、Ｓ、ｉ０２膜１５を形成した後、５ｉｓＮ＋膜８を除
去し、、ホトエツチング法でエミッタを形成する島のま
わりの５ｉｎｓをエツチングし、ベース取り出し用のコ
ンタクト孔２７を開けた。次に、熱リン酸で５１ｇＮ４
膜５を０．１〜．０．３μｍサイドエツチングし、多結
晶シリコン膜１６をＣＶＤ法で堆積した後、平坦化のエ
ッチバックを行なった（第７図）。
、Ｓ、ｉ０２膜１５を形成した後、５ｉｓＮ＋膜８を除
去し、、ホトエツチング法でエミッタを形成する島のま
わりの５ｉｎｓをエツチングし、ベース取り出し用のコ
ンタクト孔２７を開けた。次に、熱リン酸で５１ｇＮ４
膜５を０．１〜．０．３μｍサイドエツチングし、多結
晶シリコン膜１６をＣＶＤ法で堆積した後、平坦化のエ
ッチバックを行なった（第７図）。
次に、多結晶シリコン膜１６にボロンのイオン打込みを
行なってＰ中型にした後、ＳｉＯ２膜６を除去した。そ
して、ベース取出し領域以外の多結晶シリコン膜１６を
選択的に酸化してＳ ｉ Ｏｘ膜１７に変え、更にベー
ス取出し領域上にも５ｉ（ｈ膜１８を形成した。次に、
コレクタ取出し用Ｎ生鉱散層１９およびベース拡散層２
０を形成し、パッシベーション膜２１を付けた後、エミ
ッタの開孔を行ない多結晶シリコン膜２２を用いてエミ
ッタ拡散層２３を形成した。そして、ベース及びコレク
タのコンタクト孔を開孔し、ベース電極２４、エミッタ
電極２５、コレクタ電極２６を形成してトランジスタが
完成した（第１図）。
行なってＰ中型にした後、ＳｉＯ２膜６を除去した。そ
して、ベース取出し領域以外の多結晶シリコン膜１６を
選択的に酸化してＳ ｉ Ｏｘ膜１７に変え、更にベー
ス取出し領域上にも５ｉ（ｈ膜１８を形成した。次に、
コレクタ取出し用Ｎ生鉱散層１９およびベース拡散層２
０を形成し、パッシベーション膜２１を付けた後、エミ
ッタの開孔を行ない多結晶シリコン膜２２を用いてエミ
ッタ拡散層２３を形成した。そして、ベース及びコレク
タのコンタクト孔を開孔し、ベース電極２４、エミッタ
電極２５、コレクタ電極２６を形成してトランジスタが
完成した（第１図）。
本実施例ではベースのコンタクトを横方向から取ってい
るが、第８図に示すように上部あるいは端部から取って
も良いことは言うまでもない。
るが、第８図に示すように上部あるいは端部から取って
も良いことは言うまでもない。
本発明による集積回路では、素子間を分離するＵ溝内の
ＳｉＯ２膜の割合が、従来の約３０％から７０％以上に
増加するため、分離容量が約３０％低下し、寄生素子が
大幅に発生しにくくなった。
ＳｉＯ２膜の割合が、従来の約３０％から７０％以上に
増加するため、分離容量が約３０％低下し、寄生素子が
大幅に発生しにくくなった。
このため、高性能のバイポーラ集積回路を高密度に形成
することが可能となり、バイポーラＬＳＩの速度が約５
０％向上した。
することが可能となり、バイポーラＬＳＩの速度が約５
０％向上した。
第１図は本発明の一実施例を示すバイポーラ・トランジ
スタの断面図、第２図〜第７図は第１図のトランジスタ
の製造工程を示す断面図、第８図は本発明の他の実施例
を示す断面図である。 １・・・Ｓｉ基板、２・・・コレクタ埋込層、３・・・
エピタキシャル成長層、４，６，７，１１，１３，１５
゜１７．１８−８ｉＯｚ膜、５，８−＝Ｓ １ａＮ４膜
、１２．１４，１６．２２・・・多結晶シリコン膜、１
０・・・チャネルストップ層、２０・・・ベース層、２
３・・・エミツタ層、２４，２５．２６・・・電極。 茶１図 節２図 ｖ３図 第５図 芽乙図 悴″′７図
スタの断面図、第２図〜第７図は第１図のトランジスタ
の製造工程を示す断面図、第８図は本発明の他の実施例
を示す断面図である。 １・・・Ｓｉ基板、２・・・コレクタ埋込層、３・・・
エピタキシャル成長層、４，６，７，１１，１３，１５
゜１７．１８−８ｉＯｚ膜、５，８−＝Ｓ １ａＮ４膜
、１２．１４，１６．２２・・・多結晶シリコン膜、１
０・・・チャネルストップ層、２０・・・ベース層、２
３・・・エミツタ層、２４，２５．２６・・・電極。 茶１図 節２図 ｖ３図 第５図 芽乙図 悴″′７図
Claims (1)
- 【特許請求の範囲】 １、ベース領域の単結晶シリコンの周囲から多結晶シリ
コン膜を用いてベース用の電極を取り出す構造のトラン
ジスタを有する集積回路装置において、素子領域の周囲
に形成した素子間分離用の深溝が二酸化シリコン膜と多
結晶シリコン膜の多層膜で充填されていることを特徴と
する半導体集積回路装置。 ２、素子間分離溝が、少くとも熱酸化膜および堆積酸化
膜（ＣＶＤあるいはＰＶＤ法で形成した膜）と、その間
に形成された堆積多結晶シリコン膜とによつて充填され
ていることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9974287A JPS63266878A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9974287A JPS63266878A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63266878A true JPS63266878A (ja) | 1988-11-02 |
Family
ID=14255465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9974287A Pending JPS63266878A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63266878A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045904A (en) * | 1987-12-21 | 1991-09-03 | Yutaka Kobayashi | Semiconductor device including an improved trench arrangement |
| US6417555B1 (en) | 1998-07-08 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method therefor |
-
1987
- 1987-04-24 JP JP9974287A patent/JPS63266878A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045904A (en) * | 1987-12-21 | 1991-09-03 | Yutaka Kobayashi | Semiconductor device including an improved trench arrangement |
| US6417555B1 (en) | 1998-07-08 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method therefor |
| US6737336B2 (en) | 1998-07-08 | 2004-05-18 | Renesas Technology Corp. | Semiconductor device and manufacturing method therefor |
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