JPH05304202A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05304202A JPH05304202A JP4080163A JP8016392A JPH05304202A JP H05304202 A JPH05304202 A JP H05304202A JP 4080163 A JP4080163 A JP 4080163A JP 8016392 A JP8016392 A JP 8016392A JP H05304202 A JPH05304202 A JP H05304202A
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Abstract
(57)【要約】
【目的】SOI基板に形成した半導体装置における素子
分離領域に起因するゲート酸化膜等の特性劣化を抑制す
るため、新しい素子分離領域の形成方法を提供する。 【構成】フォトレジスト104を用いてSOI基板に単
結晶シリコン島103aを形成する。フォトレジスト1
04を残した状態で、LPD法により、素子分離形成予
定領域105の2酸化シリコン膜102の表面に選択的
に低温成長2酸化シリコン膜106を形成し、素子分離
領域105aを形成する。
分離領域に起因するゲート酸化膜等の特性劣化を抑制す
るため、新しい素子分離領域の形成方法を提供する。 【構成】フォトレジスト104を用いてSOI基板に単
結晶シリコン島103aを形成する。フォトレジスト1
04を残した状態で、LPD法により、素子分離形成予
定領域105の2酸化シリコン膜102の表面に選択的
に低温成長2酸化シリコン膜106を形成し、素子分離
領域105aを形成する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にSOI基板を用いた半導体装置における素子
分離領域の形成方法に関する。
関し、特にSOI基板を用いた半導体装置における素子
分離領域の形成方法に関する。
【0002】
【従来の技術】大規模集積回路(VLSI)の集積度の
増加に伴なって、隣接するトランジスタの間を電気的に
分離するための素子分離領域の寸法は、著しく減少して
きている。例えば、4MビットのDRAMにおける素子
分離領域の寸法は0.8μmであり、サブミクロンの範
囲の寸法が要求されている。いわゆるサブミクロンデバ
イスのための素子分離領域の形成方法に関しては、多く
の研究・開発が行なわれている。
増加に伴なって、隣接するトランジスタの間を電気的に
分離するための素子分離領域の寸法は、著しく減少して
きている。例えば、4MビットのDRAMにおける素子
分離領域の寸法は0.8μmであり、サブミクロンの範
囲の寸法が要求されている。いわゆるサブミクロンデバ
イスのための素子分離領域の形成方法に関しては、多く
の研究・開発が行なわれている。
【0003】その1つに、SOI(silicon o
n insulator)基板を用いた方法がある。S
OI基板にも多くの種類がある。代表的な構造として
は、単結晶シリコン基板の表面に厚さ0.5〜1.0μ
m程度の2酸化シリコン膜を有し、この2酸化シリコン
膜の表面に厚さ0.1〜0.2μm程度の単結晶シリコ
ン層を有している。このような構造のSOI基板の作成
方法にも幾つかの手法があり、多くの研究が行なわれて
いる。
n insulator)基板を用いた方法がある。S
OI基板にも多くの種類がある。代表的な構造として
は、単結晶シリコン基板の表面に厚さ0.5〜1.0μ
m程度の2酸化シリコン膜を有し、この2酸化シリコン
膜の表面に厚さ0.1〜0.2μm程度の単結晶シリコ
ン層を有している。このような構造のSOI基板の作成
方法にも幾つかの手法があり、多くの研究が行なわれて
いる。
【0004】典型的な例の1つであるところの1988
年のヴィ・レル・エス・アイ−シンポジュームのテクニ
カル−ダイジェスト61頁(Technical Di
gest of VLSI Symposiuym,
p.61,(1988))の報告によるSOI基板上に
設けられたMOSトランジスタの断面図である図2
(a),(b)(図2(b)は図2(a)のAA線にお
いてこれと直交する部分の断面図)を参照すると、この
MOSトランジスタは、単結晶シリコン基板201上に
設けられた2酸化シリコン膜202の表面のP型の単結
晶シリコン島203aa,203abに形成されてい
る。単結晶シリコン島203aa,203abの上面並
びに側面からなる表面にはゲート酸化膜207が設けら
れ、ゲート酸化膜207上にはゲート電極209が設け
られ、ゲート電極209に自己整合的にソース・ドレイ
ンとなるN+ 層208が単結晶シリコン島203aa,
203ab内に設けられている。単結晶シリコン島20
3aa,203abの周辺では2酸化シリコン膜202
の表面が露出し、素子分離領域205となっている。こ
の場合、素子分離領域205の最小寸法は単結晶シリコ
ン島203aaと単結晶シリコン島203abとの間隔
で規定され、この最小寸法は単結晶シリコン島203a
a,203abの加工精度に依存することになり、VL
SIの集積度を飛躍的に向上させるのに有効である。
年のヴィ・レル・エス・アイ−シンポジュームのテクニ
カル−ダイジェスト61頁(Technical Di
gest of VLSI Symposiuym,
p.61,(1988))の報告によるSOI基板上に
設けられたMOSトランジスタの断面図である図2
(a),(b)(図2(b)は図2(a)のAA線にお
いてこれと直交する部分の断面図)を参照すると、この
MOSトランジスタは、単結晶シリコン基板201上に
設けられた2酸化シリコン膜202の表面のP型の単結
晶シリコン島203aa,203abに形成されてい
る。単結晶シリコン島203aa,203abの上面並
びに側面からなる表面にはゲート酸化膜207が設けら
れ、ゲート酸化膜207上にはゲート電極209が設け
られ、ゲート電極209に自己整合的にソース・ドレイ
ンとなるN+ 層208が単結晶シリコン島203aa,
203ab内に設けられている。単結晶シリコン島20
3aa,203abの周辺では2酸化シリコン膜202
の表面が露出し、素子分離領域205となっている。こ
の場合、素子分離領域205の最小寸法は単結晶シリコ
ン島203aaと単結晶シリコン島203abとの間隔
で規定され、この最小寸法は単結晶シリコン島203a
a,203abの加工精度に依存することになり、VL
SIの集積度を飛躍的に向上させるのに有効である。
【0005】工程順の断面図である図3を参照すると、
図2に示した上述のMOSトランジスタは、単結晶シリ
コン基板201上に2酸化シリコン膜202を有して2
酸化シリコン膜202上に単結晶シリコン層203を有
するSOI基板〔図3(a)〕において、単結晶シリコ
ン層203の表面に厚さ30nm程度の熱酸化膜210
を形成し、この熱酸化膜210の表面にパターニングさ
れたフォトレジスト204を形成する〔図3(b)〕。
フォトレジスト204をマスクにした反応性イオンエッ
チングにより、まず、熱酸化膜210を除去し、引き続
いて、単結晶シリコン層203を完全に除去して2酸化
シリコン膜202を露出させ、単結晶シリコン島203
a,素子分離領域205を形成する〔図3(c)〕。フ
ォトレジスト204を除去した後、希釈した弗酸(H
F)を用いて単結晶シリコン島203a上面にある熱酸
化膜210を除去する。このとき、素子分離領域205
に露出した2酸化シリコン膜202も同時にエッチング
され、特に単結晶シリコン島203aの側面下端部の2
酸化シリコン膜202がアンダーカットされた形状にな
る〔図3(d)〕。単結晶シリコン島203aの上面お
よび側面を含む露出面に、ゲート酸化膜207を形成す
る〔図3(e)〕。この後、公知のMOSトランジスタ
の製造方法により、図2に示した構造を得る。
図2に示した上述のMOSトランジスタは、単結晶シリ
コン基板201上に2酸化シリコン膜202を有して2
酸化シリコン膜202上に単結晶シリコン層203を有
するSOI基板〔図3(a)〕において、単結晶シリコ
ン層203の表面に厚さ30nm程度の熱酸化膜210
を形成し、この熱酸化膜210の表面にパターニングさ
れたフォトレジスト204を形成する〔図3(b)〕。
フォトレジスト204をマスクにした反応性イオンエッ
チングにより、まず、熱酸化膜210を除去し、引き続
いて、単結晶シリコン層203を完全に除去して2酸化
シリコン膜202を露出させ、単結晶シリコン島203
a,素子分離領域205を形成する〔図3(c)〕。フ
ォトレジスト204を除去した後、希釈した弗酸(H
F)を用いて単結晶シリコン島203a上面にある熱酸
化膜210を除去する。このとき、素子分離領域205
に露出した2酸化シリコン膜202も同時にエッチング
され、特に単結晶シリコン島203aの側面下端部の2
酸化シリコン膜202がアンダーカットされた形状にな
る〔図3(d)〕。単結晶シリコン島203aの上面お
よび側面を含む露出面に、ゲート酸化膜207を形成す
る〔図3(e)〕。この後、公知のMOSトランジスタ
の製造方法により、図2に示した構造を得る。
【0006】
【発明が解決しようとする課題】以上説明した半導体装
置の製造方法では、2酸化シリコン膜の上に形成された
単結晶シリコン島の上面端部と下面端部とが概略直角に
鋭く尖っている。このため、ゲート酸化膜におけるこれ
ら端部の近傍に形成された部分(図2(b)参照)で
は、MOSトランジスタが動作する際に強い電界集中が
起り、これらの部分でのゲート酸化膜の信頼性は大幅に
低下するという問題がある。この傾向は、素子が微細化
し、ゲート酸化膜の薄膜化が進行するほど顕著になる。
また、この単結晶シリコン島が段部を有することと、こ
の段部の端部が急峻であることと、に起因して、配線,
層間絶縁膜のステップカバリッジ等にも支障を来たすこ
とになる。
置の製造方法では、2酸化シリコン膜の上に形成された
単結晶シリコン島の上面端部と下面端部とが概略直角に
鋭く尖っている。このため、ゲート酸化膜におけるこれ
ら端部の近傍に形成された部分(図2(b)参照)で
は、MOSトランジスタが動作する際に強い電界集中が
起り、これらの部分でのゲート酸化膜の信頼性は大幅に
低下するという問題がある。この傾向は、素子が微細化
し、ゲート酸化膜の薄膜化が進行するほど顕著になる。
また、この単結晶シリコン島が段部を有することと、こ
の段部の端部が急峻であることと、に起因して、配線,
層間絶縁膜のステップカバリッジ等にも支障を来たすこ
とになる。
【0007】SOI基板上に半導体装置を形成する際に
用いる素子分離領域の別の典型的な例として、1985
年のヴィ・レル・エス・アイ−シンポジュームのテクニ
カル−ダイジェスト61頁(Technical Di
gest of VLSISymposiuym,p.
24,(1985)),あるいは1989年発行のエレ
クトロニクス・レターズの25巻,23号,1580頁
(ELECTRONICS LETTERS,Vol.
25,No.23,p.1580(1989))に報告
されたLOCOS型のフィルド酸化膜を用いる方法があ
る。これらの方法によると、SOI基板の単結晶シリコ
ン層にLOCOS法によりフィールド酸化膜を形成し、
同時に単結晶シリコン島を形成する。この結果、単結晶
シリコン島における露出面は上面のみとなる。単結晶シ
リコン島のこの上面にゲート酸化膜を形成した後、公知
の方法によりMOSトランジスタを形成する。
用いる素子分離領域の別の典型的な例として、1985
年のヴィ・レル・エス・アイ−シンポジュームのテクニ
カル−ダイジェスト61頁(Technical Di
gest of VLSISymposiuym,p.
24,(1985)),あるいは1989年発行のエレ
クトロニクス・レターズの25巻,23号,1580頁
(ELECTRONICS LETTERS,Vol.
25,No.23,p.1580(1989))に報告
されたLOCOS型のフィルド酸化膜を用いる方法があ
る。これらの方法によると、SOI基板の単結晶シリコ
ン層にLOCOS法によりフィールド酸化膜を形成し、
同時に単結晶シリコン島を形成する。この結果、単結晶
シリコン島における露出面は上面のみとなる。単結晶シ
リコン島のこの上面にゲート酸化膜を形成した後、公知
の方法によりMOSトランジスタを形成する。
【0008】この方法では、前述の問題点は解決され
る。しかしながら、これらの方法には新たな問題点が生
じる。まず第1に、単結晶シリコン基板の表面にLOC
OS法によりフィールド酸化膜を形成する場合と比較し
ても、これらの場合にはよりバーズ・ビークが形成され
やすくなり、挟チャネル効果が顕著になる。これに付随
して、ソース・ドレイン等の拡散層と配線とを接続させ
るためのコンタクト領域が狭くなる。これにより、接合
リークが増大する。第2に、この単結晶シリコン島がP
型(NチャネルMOSトランジスタが形成される)の場
合、単結晶シリコン基板の表面にLOCOS法によりフ
ィールド酸化膜を形成する場合と比較しても、フィール
ド酸化膜と単結晶シリコン島との境界領域におけるP型
の不純物濃度が極度に低下し、ソースとドレインとの間
のリーク電流が増大するという問題点がある。
る。しかしながら、これらの方法には新たな問題点が生
じる。まず第1に、単結晶シリコン基板の表面にLOC
OS法によりフィールド酸化膜を形成する場合と比較し
ても、これらの場合にはよりバーズ・ビークが形成され
やすくなり、挟チャネル効果が顕著になる。これに付随
して、ソース・ドレイン等の拡散層と配線とを接続させ
るためのコンタクト領域が狭くなる。これにより、接合
リークが増大する。第2に、この単結晶シリコン島がP
型(NチャネルMOSトランジスタが形成される)の場
合、単結晶シリコン基板の表面にLOCOS法によりフ
ィールド酸化膜を形成する場合と比較しても、フィール
ド酸化膜と単結晶シリコン島との境界領域におけるP型
の不純物濃度が極度に低下し、ソースとドレインとの間
のリーク電流が増大するという問題点がある。
【0009】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、単結晶シリコン基板上に絶縁体層を有して前
記絶縁体層上に単結晶シリコン層を有するSOI基板に
設けられた半導体装置の製造方法において、半導体装置
を形成する素子形成領域には単結晶シリコン層からなる
単結晶シリコン島を形成し、素子形成領域以外の単結晶
シリコン膜を除去する工程と、素子形成領域以外の領域
に選択的に絶縁性物質を埋め込み、かつ、該絶縁性物質
により単結晶シリコン島の側面を覆い、素子形成領域以
外の領域に素子分離領域を形成する工程と、を有してい
る。
造方法は、単結晶シリコン基板上に絶縁体層を有して前
記絶縁体層上に単結晶シリコン層を有するSOI基板に
設けられた半導体装置の製造方法において、半導体装置
を形成する素子形成領域には単結晶シリコン層からなる
単結晶シリコン島を形成し、素子形成領域以外の単結晶
シリコン膜を除去する工程と、素子形成領域以外の領域
に選択的に絶縁性物質を埋め込み、かつ、該絶縁性物質
により単結晶シリコン島の側面を覆い、素子形成領域以
外の領域に素子分離領域を形成する工程と、を有してい
る。
【0010】好ましくは、少なくとも珪弗化水素酸(H
2 SiF6 )水溶液および硼酸(H3 BO3 )水溶液を
用いた液相成長法により、上記素子形成領域以外の領域
に2酸化シリコン膜を形成し、上記素子分離領域を形成
する。
2 SiF6 )水溶液および硼酸(H3 BO3 )水溶液を
用いた液相成長法により、上記素子形成領域以外の領域
に2酸化シリコン膜を形成し、上記素子分離領域を形成
する。
【0011】半導体装置には少なくともMOSトランジ
スタが含まれるとき、素子分離領域を形成する工程の後
に、この単結晶シリコン島の上面にゲート絶縁膜を形成
する工程を有している。
スタが含まれるとき、素子分離領域を形成する工程の後
に、この単結晶シリコン島の上面にゲート絶縁膜を形成
する工程を有している。
【0012】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0013】SOI基板上の半導体装置の形成方法を説
明するための工程順の断面図である図1を参照すると、
本発明の一実施例は、まず、P型の単結晶シリコン基板
101を約600℃の温度に保ち、加速エネルギー20
0keV,ドース量2.0×1018cm-2の条件で酸素
のイオン注入を行なう。99.5%のArと0.5%の
O2 とからなる雰囲気で1300℃,6時間の熱処理を
行なうことにより、厚さが約0.2μmのP型の単結晶
シリコン層103と厚さが約0.5μmの2酸化シリコ
ン膜102とがP型の単結晶シリコン基板101の表面
に形成される。2酸化シリコン膜102は、P型の単結
晶シリコン層103とP型の単結晶シリコン基板101
との間に挟まれて形成される〔図1(a)〕。
明するための工程順の断面図である図1を参照すると、
本発明の一実施例は、まず、P型の単結晶シリコン基板
101を約600℃の温度に保ち、加速エネルギー20
0keV,ドース量2.0×1018cm-2の条件で酸素
のイオン注入を行なう。99.5%のArと0.5%の
O2 とからなる雰囲気で1300℃,6時間の熱処理を
行なうことにより、厚さが約0.2μmのP型の単結晶
シリコン層103と厚さが約0.5μmの2酸化シリコ
ン膜102とがP型の単結晶シリコン基板101の表面
に形成される。2酸化シリコン膜102は、P型の単結
晶シリコン層103とP型の単結晶シリコン基板101
との間に挟まれて形成される〔図1(a)〕。
【0014】次に、上記単結晶シリコン層103の表面
に直接にフォトレジストを塗布した後、公知のフォトリ
ソグラフィ技術を用いてこのフォトレジストをパターニ
ングし、素子形成領域にのみフォトレジスト104を残
し、素子分離形成予定領域105のフォトレジストを除
去する。上記フォトレジスト104をマスクにした反応
性イオンエッチングにより、素子分離形成予定領域10
5の単結晶シリコン層103を完全に除去してこの領域
では2酸化シリコン膜102を露出させ、素子形成領域
にのみ単結晶シリコン膜からなるP型の単結晶シリコン
島103aを形成する〔図1(b)〕。
に直接にフォトレジストを塗布した後、公知のフォトリ
ソグラフィ技術を用いてこのフォトレジストをパターニ
ングし、素子形成領域にのみフォトレジスト104を残
し、素子分離形成予定領域105のフォトレジストを除
去する。上記フォトレジスト104をマスクにした反応
性イオンエッチングにより、素子分離形成予定領域10
5の単結晶シリコン層103を完全に除去してこの領域
では2酸化シリコン膜102を露出させ、素子形成領域
にのみ単結晶シリコン膜からなるP型の単結晶シリコン
島103aを形成する〔図1(b)〕。
【0015】次に、低温液相成長(LPD:Iiqui
d Phase Depositionの略)法を用い
て、素子分離形成予定領域に選択的に例えば膜厚が0.
25μmの低温成長2酸化シリコン膜106を形成する
〔図1(b)〕。なお、低温成長2酸化シリコン膜10
6の膜厚は、単結晶シリコン島103aの膜厚より20
〜30nm厚いのが好ましい。
d Phase Depositionの略)法を用い
て、素子分離形成予定領域に選択的に例えば膜厚が0.
25μmの低温成長2酸化シリコン膜106を形成する
〔図1(b)〕。なお、低温成長2酸化シリコン膜10
6の膜厚は、単結晶シリコン島103aの膜厚より20
〜30nm厚いのが好ましい。
【0016】上記のLPD法による低温成長2酸化シリ
コン膜106の形成方法の概要は、以下のようになる。
液温を20〜100℃の範囲で適切に制御した珪弗化水
素酸(H2 SiF6 )水溶液中に、2酸化シリコン(S
iO2 )の微粉末を溶解し、飽和にさせる。この段階で
は、
コン膜106の形成方法の概要は、以下のようになる。
液温を20〜100℃の範囲で適切に制御した珪弗化水
素酸(H2 SiF6 )水溶液中に、2酸化シリコン(S
iO2 )の微粉末を溶解し、飽和にさせる。この段階で
は、
【0017】
【0018】となる。続いて、硼酸(H3 BO3 )水溶
液を上記の溶液に添加すると、
液を上記の溶液に添加すると、
【0019】
【0020】で示されるように、2酸化シリコン(Si
O2 )の過飽和状態が形成される。これは、(1)式で
示した状態に硼酸(H3 BO3 )水溶液を添加すること
により、弗化水素(HF)が消費され、(1)式の反応
は右方向に進行し、2酸化シリコン(SiO2 )が析出
することによる。
O2 )の過飽和状態が形成される。これは、(1)式で
示した状態に硼酸(H3 BO3 )水溶液を添加すること
により、弗化水素(HF)が消費され、(1)式の反応
は右方向に進行し、2酸化シリコン(SiO2 )が析出
することによる。
【0021】このような溶液中に図1(b)の状態のS
OI基板を浸漬することにより、素子分離形成予定領域
105に選択的に低温成長2酸化シリコン膜106の成
長が進行する。このとき、(構成材料を含めた)表面状
態の差による界面反応の相違から、フォトレジスト10
4の表面には低温成長2酸化シリコン膜は全く成長せ
ず、素子分離形成予定領域105に露出したに2酸化シ
リコン膜102の表面においてのみ低温成長2酸化シリ
コン膜106が選択的に成長する。この方法による膜成
長速度の制御性は極めて高い。
OI基板を浸漬することにより、素子分離形成予定領域
105に選択的に低温成長2酸化シリコン膜106の成
長が進行する。このとき、(構成材料を含めた)表面状
態の差による界面反応の相違から、フォトレジスト10
4の表面には低温成長2酸化シリコン膜は全く成長せ
ず、素子分離形成予定領域105に露出したに2酸化シ
リコン膜102の表面においてのみ低温成長2酸化シリ
コン膜106が選択的に成長する。この方法による膜成
長速度の制御性は極めて高い。
【0022】次に、フォトレジスト104を除去するこ
とにより、素子分離形成予定領域105において、低温
成長2酸化シリコン膜106を有する素子分離領域10
5aが完成する〔図1(d)〕。引き続き、P型の単結
晶シリコン島103aにおける露出した上面にのみゲー
ト酸化膜107を形成する〔図1(e)〕。以降の工程
は、公知のMOSトランジスタの製造方法に準拠する。
とにより、素子分離形成予定領域105において、低温
成長2酸化シリコン膜106を有する素子分離領域10
5aが完成する〔図1(d)〕。引き続き、P型の単結
晶シリコン島103aにおける露出した上面にのみゲー
ト酸化膜107を形成する〔図1(e)〕。以降の工程
は、公知のMOSトランジスタの製造方法に準拠する。
【0023】上記一実施例では、素子分離領域105a
を構成する低温成長2酸化シリコン膜106は低温で形
成することが出来、ゲート酸化膜107は単結晶シリコ
ン島103aの上面にのみ形成され、かつ、ゲート酸化
膜107の上面と低温成長2酸化シリコン膜106の上
面とを制御性良く一致させるこのは容易である。このこ
とから、従来問題となったゲート絶縁膜における単結晶
シリコン島の端部における電界集中は生じず、配線,層
間絶縁膜等のステップ・カバリッジの支障も発生せず、
さらに、LOCOS法で散見された挟チャネル効果,接
合リーク,ソースとドレインとの間のリーク等の発生も
防止することが可能となる。
を構成する低温成長2酸化シリコン膜106は低温で形
成することが出来、ゲート酸化膜107は単結晶シリコ
ン島103aの上面にのみ形成され、かつ、ゲート酸化
膜107の上面と低温成長2酸化シリコン膜106の上
面とを制御性良く一致させるこのは容易である。このこ
とから、従来問題となったゲート絶縁膜における単結晶
シリコン島の端部における電界集中は生じず、配線,層
間絶縁膜等のステップ・カバリッジの支障も発生せず、
さらに、LOCOS法で散見された挟チャネル効果,接
合リーク,ソースとドレインとの間のリーク等の発生も
防止することが可能となる。
【0024】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法により形成した半導体装置は、ゲート絶縁膜
における局所化された電界集中,配線,層間絶縁膜等の
ステップ・カバリッジの支障,挟チャネル効果,接合リ
ークおよびソースとドレインとの間のリーク等の発生を
抑制することが可能である。
の製造方法により形成した半導体装置は、ゲート絶縁膜
における局所化された電界集中,配線,層間絶縁膜等の
ステップ・カバリッジの支障,挟チャネル効果,接合リ
ークおよびソースとドレインとの間のリーク等の発生を
抑制することが可能である。
【図1】本発明の一実施例を説明するための工程順の断
面図である。
面図である。
【図2】従来のSOI基板に形成されたMOSトランジ
スタを説明するための断面図である。
スタを説明するための断面図である。
【図3】従来の技術の問題点を説明するための工程順の
断面図である。
断面図である。
101,201 単結晶シリコン基板 102,202 2酸化シリコン膜 103,203 単結晶シリコン層 103a,203a,203aa,203ab 単結
晶シリコン島 104,204 フォトレジスト 105 素子分離形成予定領域 105a,205 素子分離領域 106 低温成長2酸化シリコン膜 107,207 ゲート酸化膜 208 N+ 層 209 ゲート電極 210 熱酸化膜
晶シリコン島 104,204 フォトレジスト 105 素子分離形成予定領域 105a,205 素子分離領域 106 低温成長2酸化シリコン膜 107,207 ゲート酸化膜 208 N+ 層 209 ゲート電極 210 熱酸化膜
Claims (3)
- 【請求項1】 単結晶シリコン基板上に絶縁体層を有し
て前記絶縁体層上に単結晶シリコン層を有するSOI基
板に設けられた半導体装置の製造方法において、 前記半導体装置を形成する素子形成領域には前記単結晶
シリコン層からなる単結晶シリコン島を形成し、前記素
子形成領域以外の前記単結晶シリコン膜を除去する工程
と、 前記素子形成領域以外の領域に選択的に絶縁性物質を埋
め込み、かつ、該絶縁性物質により前記単結晶シリコン
島の側面を覆い、前記素子形成領域以外の領域に素子分
離領域を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項2】 少なくとも珪弗化水素酸(H2 Si
F6 )水溶液および硼酸(H3 BO3 )水溶液を用いた
液相成長法により、前記素子形成領域以外の領域に2酸
化シリコン膜を形成し、前記素子分離領域を形成するこ
とを特徴とする請求項1記載の半導体装置の製造方法。 - 【請求項3】 前記半導体装置には少なくともMOSト
ランジスタが含まれるとき、前記素子分離領域を形成す
る工程の後に、前記単結晶シリコン島の上面にゲート絶
縁膜を形成する工程を有することを特徴とする請求項
1,もしくは請求項2記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4080163A JPH05304202A (ja) | 1992-04-02 | 1992-04-02 | 半導体装置の製造方法 |
US08/378,104 US5561076A (en) | 1992-04-02 | 1995-01-26 | Method of fabricating an isolation region for a semiconductor device using liquid phase deposition |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4080163A JPH05304202A (ja) | 1992-04-02 | 1992-04-02 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05304202A true JPH05304202A (ja) | 1993-11-16 |
Family
ID=13710652
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4080163A Withdrawn JPH05304202A (ja) | 1992-04-02 | 1992-04-02 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5561076A (ja) |
JP (1) | JPH05304202A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07235591A (ja) * | 1994-02-24 | 1995-09-05 | Nec Corp | 半導体装置の製造方法 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0134108B1 (ko) * | 1994-06-30 | 1998-04-20 | 김주용 | 반도체 소자의 제조방법 |
JP3529220B2 (ja) * | 1996-04-26 | 2004-05-24 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
US5691240A (en) * | 1996-11-20 | 1997-11-25 | Mosel Vitelic Inc. | Method for forming blanket planarization of the multilevel interconnection |
FR2774509B1 (fr) * | 1998-01-30 | 2001-11-16 | Sgs Thomson Microelectronics | Procede de depot d'une region de silicium monocristallin |
US6127247A (en) * | 1998-06-03 | 2000-10-03 | Texas Instruments - Acer Incorporated | Method of eliminating photoresist outgassing in constructing CMOS vertically modulated wells by high energy ion implantation |
US6255147B1 (en) * | 2000-01-31 | 2001-07-03 | Advanced Micro Devices, Inc. | Silicon on insulator circuit structure with extra narrow field transistors and method of forming same |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5864045A (ja) * | 1981-10-14 | 1983-04-16 | Fujitsu Ltd | 半導体装置の製造方法 |
DE3332995A1 (de) * | 1983-07-14 | 1985-01-24 | Nippon Sheet Glass Co. Ltd., Osaka | Verfahren zum herstellen einer siliciumdioxidbeschichtung |
JPS6054450A (ja) * | 1983-09-05 | 1985-03-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS63314844A (ja) * | 1987-06-18 | 1988-12-22 | Toshiba Corp | 半導体装置の製造方法 |
US4851078A (en) * | 1987-06-29 | 1989-07-25 | Harris Corporation | Dielectric isolation process using double wafer bonding |
JPH01106466A (ja) * | 1987-10-19 | 1989-04-24 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH01181439A (ja) * | 1988-01-08 | 1989-07-19 | Toshiba Corp | 誘電体分離型半導体基板及びその製造方法 |
US4927781A (en) * | 1989-03-20 | 1990-05-22 | Miller Robert O | Method of making a silicon integrated circuit waveguide |
JPH0376249A (ja) * | 1989-08-18 | 1991-04-02 | Fujitsu Ltd | 半導体装置 |
US5024965A (en) * | 1990-02-16 | 1991-06-18 | Chang Chen Chi P | Manufacturing high speed low leakage radiation hardened CMOS/SOI devices |
JPH03270254A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 半導体装置の製造方法 |
US5196373A (en) * | 1990-08-06 | 1993-03-23 | Harris Corporation | Method of making trench conductor and crossunder architecture |
JPH04103146A (ja) * | 1990-08-23 | 1992-04-06 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JPH04106954A (ja) * | 1990-08-24 | 1992-04-08 | Sony Corp | 液相cvd法を用いた半導体装置の製造方法 |
JPH04245662A (ja) * | 1991-01-31 | 1992-09-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP3109549B2 (ja) * | 1992-08-04 | 2000-11-20 | 日本電気株式会社 | 半導体装置の製造方法 |
US5472902A (en) * | 1994-03-21 | 1995-12-05 | United Microelectronics Corp. | Silicon-on-insulator isolation technology using liquid phase deposition |
US5453395A (en) * | 1994-03-21 | 1995-09-26 | United Microelectronics Corp. | Isolation technology using liquid phase deposition |
-
1992
- 1992-04-02 JP JP4080163A patent/JPH05304202A/ja not_active Withdrawn
-
1995
- 1995-01-26 US US08/378,104 patent/US5561076A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07235591A (ja) * | 1994-02-24 | 1995-09-05 | Nec Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US5561076A (en) | 1996-10-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |