JPH01143231A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01143231A JPH01143231A JP30091187A JP30091187A JPH01143231A JP H01143231 A JPH01143231 A JP H01143231A JP 30091187 A JP30091187 A JP 30091187A JP 30091187 A JP30091187 A JP 30091187A JP H01143231 A JPH01143231 A JP H01143231A
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- polycrystalline silicon
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Links
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に絶縁分離溝
の形成方法に関する。
の形成方法に関する。
従来、この種の半導体装置の製造方法は、まず、第２図
（ａ）に示すように、例えば表面にＮ型不純物層２を有
するＰ型半導体（シリコン）基板１に所定パターンの講
３を形成し、しかる後に、第２図（ｂ ）に示すように
、溝３の表面に酸化又はＣＶＤ法で絶縁膜４をつけ、そ
の後に分離部を埋込むために多結晶シリコン［５を成長
させ、次に、第２図（ｃ）に示すように、エッチハック
法を用いて全面エツチングにより千世化を行なって素子
領域表面を露出させることにより絶縁分離溝を形成して
いた。
（ａ）に示すように、例えば表面にＮ型不純物層２を有
するＰ型半導体（シリコン）基板１に所定パターンの講
３を形成し、しかる後に、第２図（ｂ ）に示すように
、溝３の表面に酸化又はＣＶＤ法で絶縁膜４をつけ、そ
の後に分離部を埋込むために多結晶シリコン［５を成長
させ、次に、第２図（ｃ）に示すように、エッチハック
法を用いて全面エツチングにより千世化を行なって素子
領域表面を露出させることにより絶縁分離溝を形成して
いた。
ト述した従来の半導体装置の製造方法は、多結晶シリコ
ンＨ９のエッチバックにより平坦化を行なっているので
、多結晶シリコン膜成長時の気相条件及び基板状態によ
って結晶粒径等が大きく変化し、エツチング速度がばら
つくためともずれは７１４部と素子形成部の間で段差か
できやすい。又、渚内部に残った。多結晶シリコンの表
面形状もいびつになり、その後の工程に於いて段差被覆
性の悪い電極配線が形成され易く品質又は歩留が低下す
るという欠点がある。
ンＨ９のエッチバックにより平坦化を行なっているので
、多結晶シリコン膜成長時の気相条件及び基板状態によ
って結晶粒径等が大きく変化し、エツチング速度がばら
つくためともずれは７１４部と素子形成部の間で段差か
できやすい。又、渚内部に残った。多結晶シリコンの表
面形状もいびつになり、その後の工程に於いて段差被覆
性の悪い電極配線が形成され易く品質又は歩留が低下す
るという欠点がある。
本発明の半導体装置の製造方法は、半導体基板の一主表
面から厚さ方向に向って所定形状の溝を形成する工程と
、前記溝の表面に絶縁膜を被着したのち多結晶シリコン
膜を堆積させる工程と、前記多結晶シリコン膜に窒素又
は酸素をイオン注入したのち熱処理を行ない前記絶縁膜
と前記多結晶シリコン膜の界面近傍に絶縁層を形成する
工程と、前記多結晶シリコン膜をエツチングして前記絶
縁層を露出させる工程とにより絶縁分離溝を形成すると
いうものである。
面から厚さ方向に向って所定形状の溝を形成する工程と
、前記溝の表面に絶縁膜を被着したのち多結晶シリコン
膜を堆積させる工程と、前記多結晶シリコン膜に窒素又
は酸素をイオン注入したのち熱処理を行ない前記絶縁膜
と前記多結晶シリコン膜の界面近傍に絶縁層を形成する
工程と、前記多結晶シリコン膜をエツチングして前記絶
縁層を露出させる工程とにより絶縁分離溝を形成すると
いうものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの断面図である。
めの工程順に配置した半導体チップの断面図である。
まず、第１図（ａ）に示すように、表面にＮ型不純物層
２をエピタキシャル成長法により形成したＰ型半導体基
板１（シリコン）の表向に幅１μｍの溝３をホトリソグ
ラフィー技術とエツチング技術を用いて形成する。
２をエピタキシャル成長法により形成したＰ型半導体基
板１（シリコン）の表向に幅１μｍの溝３をホトリソグ
ラフィー技術とエツチング技術を用いて形成する。
次に第１図（ｂ）に示すように、薄い酸化シリコンから
なる絶縁膜４を形成し、しかる後に渦３を埋込むために
多結晶シリコンｌ模５を厚さ１）ｔｍ成長する。ここま
では従来例と同しで、ろる。次に、第１図（Ｃ）に示す
ように、加速電圧４６０ｋｅｖ、 ドーズ量１×１０１
３〜１０Ｘ１０ ”ｃｍ−３の条件（投影飛程ＲＰか多
結晶シリコン膜５の厚さ１μｍ前後になるように）て多
結晶シリコン１１９５に、窒素をイオン注入し、しかる
漫に不活性カス雰囲気中で温度０００〜］００（−）℃
で熱処理を行ない。窒化シリコンからなる絶縁１１ｕ
５の界面に形成する。
なる絶縁膜４を形成し、しかる後に渦３を埋込むために
多結晶シリコンｌ模５を厚さ１）ｔｍ成長する。ここま
では従来例と同しで、ろる。次に、第１図（Ｃ）に示す
ように、加速電圧４６０ｋｅｖ、 ドーズ量１×１０１
３〜１０Ｘ１０ ”ｃｍ−３の条件（投影飛程ＲＰか多
結晶シリコン膜５の厚さ１μｍ前後になるように）て多
結晶シリコン１１９５に、窒素をイオン注入し、しかる
漫に不活性カス雰囲気中で温度０００〜］００（−）℃
で熱処理を行ない。窒化シリコンからなる絶縁１１ｕ
５の界面に形成する。
次に第１図＜（」）に示すように、多結晶シリコン膜５
をエツチング技術を用いて除去し、絶縁層０を露出させ
絶縁分離溝を形成する。絶縁層６がエツチング阻止層と
なり表面は極めて平坦に仕上る。多結晶シリコン膜５の
エツチング方法は、窒化シリコンと選択性のあるもので
あればどのような方法てもよい。例えは、ウェットエツ
チングならＨＮＯ３（２０）十ＨＦ （１）を用いれば
よく、ドライエツヂンクならＳ Ｆ ｆ、やＣ（：Ｊ’
４を用いれはよい。
をエツチング技術を用いて除去し、絶縁層０を露出させ
絶縁分離溝を形成する。絶縁層６がエツチング阻止層と
なり表面は極めて平坦に仕上る。多結晶シリコン膜５の
エツチング方法は、窒化シリコンと選択性のあるもので
あればどのような方法てもよい。例えは、ウェットエツ
チングならＨＮＯ３（２０）十ＨＦ （１）を用いれば
よく、ドライエツヂンクならＳ Ｆ ｆ、やＣ（：Ｊ’
４を用いれはよい。
なお、多結晶シリコン膜５の堆積厚さは、表面か平坦に
なるよう渦幅の数倍にｊπぶとよい。あるいは、堆積後
にエッチハック法により平坦化してからイオン注入を行
うようにしてもよい。
なるよう渦幅の数倍にｊπぶとよい。あるいは、堆積後
にエッチハック法により平坦化してからイオン注入を行
うようにしてもよい。
又、Ｑ ｉの代りに酸素をイオン注入してもよい、すな
わち、投影飛程Ｒｐか１μｍになるように、加速電圧４
２０ｋｅｖで、ドーズ景１×１０１４〜１０ Ｘ １０
１４ｃｍ−３の注入を行なった後、不活性ガス中におい
て温度１０００〜１２００℃て熱処理を行ない、酸化シ
リコン絶縁層６を形成してもよいのである。
わち、投影飛程Ｒｐか１μｍになるように、加速電圧４
２０ｋｅｖで、ドーズ景１×１０１４〜１０ Ｘ １０
１４ｃｍ−３の注入を行なった後、不活性ガス中におい
て温度１０００〜１２００℃て熱処理を行ない、酸化シ
リコン絶縁層６を形成してもよいのである。
以上説明したように本発明は、渦形成後に堆積した多結
晶シリコン膜に窒素又は酸素をイオン注入し、その後に
所定の温度で熱処理を行ない、多結晶シリコン膜内に絶
縁層を形成することにより、その後に絶縁分離領域を平
坦化するために多結晶シリコン膜のエツチングを行なう
とき、絶縁層と多結晶シリコ１ン膜のエツチングの選択
比により絶縁層上部でエツチングか止まり容喝に平坦化
か出来る。このろに絶縁分離領域がフラットになり、段
差被覆性のよい電極配線を形成できるので半導体装置の
高品質化、高歩留化を実現することかできる効果がある
。
晶シリコン膜に窒素又は酸素をイオン注入し、その後に
所定の温度で熱処理を行ない、多結晶シリコン膜内に絶
縁層を形成することにより、その後に絶縁分離領域を平
坦化するために多結晶シリコン膜のエツチングを行なう
とき、絶縁層と多結晶シリコ１ン膜のエツチングの選択
比により絶縁層上部でエツチングか止まり容喝に平坦化
か出来る。このろに絶縁分離領域がフラットになり、段
差被覆性のよい電極配線を形成できるので半導体装置の
高品質化、高歩留化を実現することかできる効果がある
。
第１図（ａ）〜（ｄ）は本発明の一実施例を１悦明する
ための工程順に配置した半導木チップの断面図、第２図
（ａ）〜＜ｃ）は従来例を、′ｉ（ａ明するための工程
順に配置した半へ９体チップの断ｍ１［４である。 １１１．［）型半導体基板、２０．・Ｎ型不純物層、３
・・・溝、４・・・絶縁膜、５・・・多結晶シリコン膜
、６・・・絶縁層。
ための工程順に配置した半導木チップの断面図、第２図
（ａ）〜＜ｃ）は従来例を、′ｉ（ａ明するための工程
順に配置した半へ９体チップの断ｍ１［４である。 １１１．［）型半導体基板、２０．・Ｎ型不純物層、３
・・・溝、４・・・絶縁膜、５・・・多結晶シリコン膜
、６・・・絶縁層。
Claims (1)
- 半導体基板の一主表面から厚さ方向に向って所定形状
の溝を形成する工程と、前記溝の表面に絶縁膜を被着し
たのち多結晶シリコン膜を堆積させる工程と、前記多結
晶シリコン膜に窒素又は酸素をイオン注入したのち熱処
理を行ない前記絶縁膜と前記多結晶シリコン膜の界面近
傍に絶縁層を形成する工程と、前記多結晶シリコン膜を
エッチングして前記絶縁層を露出させる工程とにより絶
縁分離溝を形成することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30091187A JPH01143231A (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30091187A JPH01143231A (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143231A true JPH01143231A (ja) | 1989-06-05 |
Family
ID=17890611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30091187A Pending JPH01143231A (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143231A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354706A (en) * | 1993-03-02 | 1994-10-11 | Lsi Logic Corporation | Formation of uniform dimension conductive lines on a semiconductor wafer |
| FR2774808A1 (fr) * | 1998-02-09 | 1999-08-13 | United Microelectronics Corp | Structure doublement damasquinee et son procede de fabrication |
| NL1009459C2 (nl) * | 1998-06-22 | 1999-12-27 | United Microelectronics Corp | Tweevoudig-gedamasceerde structuur en vervaardigingswerkwijze hiervoor. |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60111437A (ja) * | 1983-11-22 | 1985-06-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61166041A (ja) * | 1985-01-17 | 1986-07-26 | Matsushita Electronics Corp | 絶縁分離方法 |
-
1987
- 1987-11-27 JP JP30091187A patent/JPH01143231A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60111437A (ja) * | 1983-11-22 | 1985-06-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61166041A (ja) * | 1985-01-17 | 1986-07-26 | Matsushita Electronics Corp | 絶縁分離方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354706A (en) * | 1993-03-02 | 1994-10-11 | Lsi Logic Corporation | Formation of uniform dimension conductive lines on a semiconductor wafer |
| FR2774808A1 (fr) * | 1998-02-09 | 1999-08-13 | United Microelectronics Corp | Structure doublement damasquinee et son procede de fabrication |
| NL1009459C2 (nl) * | 1998-06-22 | 1999-12-27 | United Microelectronics Corp | Tweevoudig-gedamasceerde structuur en vervaardigingswerkwijze hiervoor. |
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