JPH0328832B2 - - Google Patents
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- JPH0328832B2 JPH0328832B2 JP12845081A JP12845081A JPH0328832B2 JP H0328832 B2 JPH0328832 B2 JP H0328832B2 JP 12845081 A JP12845081 A JP 12845081A JP 12845081 A JP12845081 A JP 12845081A JP H0328832 B2 JPH0328832 B2 JP H0328832B2
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- memory cell
- forming
- interlayer insulating
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H01L21/2652—Through-implantation
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
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Description
【発明の詳細な説明】
本発明は納期短縮を可能とした固定記憶半導体
装置およびその製造方法に関する。
装置およびその製造方法に関する。
読出し専用のメモリーとして広く用いられてい
る固定記憶半導体装置（以下ROMという）の一
種として、記憶セル用の多数のMOSトランジス
タのなかから任意に選択したMOSトランジスタ
のチヤンネル領域にのみ不純物をイオン注入し、
前記選択されたMOSトランジスタの閾値電圧を
変化させることにより情報書込みを行なうROM
が知られている（特公昭55−25502）。これは固定
マスクROMと呼ばれるものの一つであるが、以
下この形式のROMをイオン注入式ROMと言う。
る固定記憶半導体装置（以下ROMという）の一
種として、記憶セル用の多数のMOSトランジス
タのなかから任意に選択したMOSトランジスタ
のチヤンネル領域にのみ不純物をイオン注入し、
前記選択されたMOSトランジスタの閾値電圧を
変化させることにより情報書込みを行なうROM
が知られている（特公昭55−25502）。これは固定
マスクROMと呼ばれるものの一つであるが、以
下この形式のROMをイオン注入式ROMと言う。
第１図はイオン注入式ROMにおけるNAND方
式の記憶ブロツクの１例を示す回路図である。同
図において、Tr１〜Tr６は記憶セル用のMOSト
ランジスタであり、TrSelは多数の記憶ブロツク
の中の一つを選択するMOSトランジスタ、Trφ
はデイスチヤージ用のMOSトランジスタである。
Tr１〜Tr６のうち×印を付したTr１およびTr
４は、チヤンネル領域に不純物をイオン注入され
て常時on状態とされることにより情報書込みが
行なわれている。この記憶ブロツクがセレクト線
Selからの信号により選択されてプリチヤージさ
れ、更にデイスチヤージパルス用配線φからのデ
イスチヤージ信号によりTrφがオンされると、ア
ドレスラインAL1〜AL6からの入力信号から
NAND方式による出力信号が取り出され、これ
によりTr１〜Tr６に書き込まれた情報が読出さ
れる。
式の記憶ブロツクの１例を示す回路図である。同
図において、Tr１〜Tr６は記憶セル用のMOSト
ランジスタであり、TrSelは多数の記憶ブロツク
の中の一つを選択するMOSトランジスタ、Trφ
はデイスチヤージ用のMOSトランジスタである。
Tr１〜Tr６のうち×印を付したTr１およびTr
４は、チヤンネル領域に不純物をイオン注入され
て常時on状態とされることにより情報書込みが
行なわれている。この記憶ブロツクがセレクト線
Selからの信号により選択されてプリチヤージさ
れ、更にデイスチヤージパルス用配線φからのデ
イスチヤージ信号によりTrφがオンされると、ア
ドレスラインAL1〜AL6からの入力信号から
NAND方式による出力信号が取り出され、これ
によりTr１〜Tr６に書き込まれた情報が読出さ
れる。
ところで、従来のイオン注入式ROMにおい
て、上記回路図中の破線で囲んだ部分の構造は第
２図〜第４図に示す通りである。第２図はそのパ
ターン平面図、第３図は第２図−線に沿う断
面図、第４図は第２図−線に沿う断面図であ
る。これらの図において、１はｐ型シリコン基板
である。該ｐ型シリコン基板には選択酸化により
厚いフイールド酸化膜２が形成され、このフイー
ルド酸化膜２によりSDG領域３が分離されてい
る。該SDG領域３にはMOSトランジスタのソー
ス領域およびドレイン領域となるn+型不純物領
域４1〜４4が形成されている。このn+型不純物領
域４1〜４4の夫々は隣接するトランジスタのソー
ス領域およびドレイン領域となる。また、SDG
領域３の表面にはゲート酸化膜５が形成されてい
る。そして、n+型不純物領域４1〜４4の間のチヤ
ンネル領域上にはこのゲート酸化膜５を介して、
Tr３〜Tr５のゲート電極となる多結晶シリコン
パターン６1〜６3がSDG領域と直交する方向に形
成され、該多結晶シリコン層６1〜６3はアドレス
ラインAL3〜AL5としてフイールド酸化膜２上に
延在している。こうして、第２図に示す位置に
Tr3，Tr４，Tr５が形成されている。そして、
Tr４のチヤンネル領域には情報書込みのための
イオン注入によりソース、ドレイン間を連結する
n+型不純物領域７が形成されており、この結果、
Tr４はトランジスタの機能を失ない常時on状態
になつている。８は全面に堆積された層間絶縁膜
としてのCVD−SiO2膜である。該CVD−SiO2膜
上には中間出力配線としてのアルミニウム配線９
が形成されている。このアルミニウム配線８は多
数の記憶ブロツクの出力端子間を接続しており、
集積度向上の観点からSDG領域３上に配置され
ている。１０はパツシベーシヨン膜である。
て、上記回路図中の破線で囲んだ部分の構造は第
２図〜第４図に示す通りである。第２図はそのパ
ターン平面図、第３図は第２図−線に沿う断
面図、第４図は第２図−線に沿う断面図であ
る。これらの図において、１はｐ型シリコン基板
である。該ｐ型シリコン基板には選択酸化により
厚いフイールド酸化膜２が形成され、このフイー
ルド酸化膜２によりSDG領域３が分離されてい
る。該SDG領域３にはMOSトランジスタのソー
ス領域およびドレイン領域となるn+型不純物領
域４1〜４4が形成されている。このn+型不純物領
域４1〜４4の夫々は隣接するトランジスタのソー
ス領域およびドレイン領域となる。また、SDG
領域３の表面にはゲート酸化膜５が形成されてい
る。そして、n+型不純物領域４1〜４4の間のチヤ
ンネル領域上にはこのゲート酸化膜５を介して、
Tr３〜Tr５のゲート電極となる多結晶シリコン
パターン６1〜６3がSDG領域と直交する方向に形
成され、該多結晶シリコン層６1〜６3はアドレス
ラインAL3〜AL5としてフイールド酸化膜２上に
延在している。こうして、第２図に示す位置に
Tr3，Tr４，Tr５が形成されている。そして、
Tr４のチヤンネル領域には情報書込みのための
イオン注入によりソース、ドレイン間を連結する
n+型不純物領域７が形成されており、この結果、
Tr４はトランジスタの機能を失ない常時on状態
になつている。８は全面に堆積された層間絶縁膜
としてのCVD−SiO2膜である。該CVD−SiO2膜
上には中間出力配線としてのアルミニウム配線９
が形成されている。このアルミニウム配線８は多
数の記憶ブロツクの出力端子間を接続しており、
集積度向上の観点からSDG領域３上に配置され
ている。１０はパツシベーシヨン膜である。
さて、イオン注入式ROMは他の固定マスク式
ROMと同様に、ユーザーの要望に応じた情報を
書き込んだ状態で出荷される。そして、納期の短
縮を図るために、通常は情報書込みの直前の工程
まで終了したものを中間製品としてストツクして
おき、受注した段階で情報書込み以降の工程を行
なうといつた生産形態が採用されている。従つ
て、情報の書込みは全製造工程のうちできる限り
後の工程で行なうのが望ましい。しかしながら、
シリコン基板１へのイオン注入による不純物ドー
プは現在最も進んだダブルチヤージイオン注入法
による場合にも多結晶シリコンパターン６2の上
から行なうのが限度であり、その上に更にCVD
−SiO2膜８等を積層した状態で行なうのは不可
能である。そこで、従来のイオン注入式ROMに
おける情報書込みは、ゲート酸化膜５を形成した
後、または最も遅い場合でも多結晶シリコンパタ
ーン６1〜６3を形成した段階で行なわれており、
最近特に厳しくなつているエンジニアリングサン
プルの納期短縮に対するユーザーの要求に充分対
応し得ないといつた問題が生じている。エンジニ
アリングサンプルは、発注したROMが所期の設
計通りに動作するかどうかをユーザーが確認する
ためのサンプルであり、このサンプルに対する納
期短縮の要求は今後更に強くなるものと予想され
る。
ROMと同様に、ユーザーの要望に応じた情報を
書き込んだ状態で出荷される。そして、納期の短
縮を図るために、通常は情報書込みの直前の工程
まで終了したものを中間製品としてストツクして
おき、受注した段階で情報書込み以降の工程を行
なうといつた生産形態が採用されている。従つ
て、情報の書込みは全製造工程のうちできる限り
後の工程で行なうのが望ましい。しかしながら、
シリコン基板１へのイオン注入による不純物ドー
プは現在最も進んだダブルチヤージイオン注入法
による場合にも多結晶シリコンパターン６2の上
から行なうのが限度であり、その上に更にCVD
−SiO2膜８等を積層した状態で行なうのは不可
能である。そこで、従来のイオン注入式ROMに
おける情報書込みは、ゲート酸化膜５を形成した
後、または最も遅い場合でも多結晶シリコンパタ
ーン６1〜６3を形成した段階で行なわれており、
最近特に厳しくなつているエンジニアリングサン
プルの納期短縮に対するユーザーの要求に充分対
応し得ないといつた問題が生じている。エンジニ
アリングサンプルは、発注したROMが所期の設
計通りに動作するかどうかをユーザーが確認する
ためのサンプルであり、このサンプルに対する納
期短縮の要求は今後更に強くなるものと予想され
る。
本発明は上述の事情に鑑みてなされたもので、
従来のイオン注入式ROMに較べて納期を著しく
短縮することが可能で、ユーザーの納期短縮の要
望に充分に応え得るイオン注入式ROMの構造お
よびその製造方法を提供するものである。
従来のイオン注入式ROMに較べて納期を著しく
短縮することが可能で、ユーザーの納期短縮の要
望に充分に応え得るイオン注入式ROMの構造お
よびその製造方法を提供するものである。
以下第５図〜第１０図を参照して本発明の実施
例を説明する。
例を説明する。
第５図は本発明の１実施例により構成されるイ
オン注入式ROMにおける記憶ブロツクの回路構
成図である。この基本的な動作は第１図の場合と
同様であるので省略する。ただし、この回路構成
は二つの記憶ブロツクが対になつている点で第１
図の場合と異なり、そのために補助的な二つのデ
イスチヤージパルス用配線φ・Ａ、φが用いら
れている。
オン注入式ROMにおける記憶ブロツクの回路構
成図である。この基本的な動作は第１図の場合と
同様であるので省略する。ただし、この回路構成
は二つの記憶ブロツクが対になつている点で第１
図の場合と異なり、そのために補助的な二つのデ
イスチヤージパルス用配線φ・Ａ、φが用いら
れている。
第６図は第５図の回路構成を実現した本発明の
１実施例になるイオン注入式ROMの記憶ブロツ
クを示すパターン平面図、第７図は第６図−
線に沿う断面図、第８図は第６図−線に沿う
断面図である。これ等の図において、１１はｐ型
シリコン基板である。該ｐ型シリコン基板１１に
は選択酸化法によりフイールド酸化膜１２が形成
され、該フイールド酸化膜１２により基部と二本
の枝部を有するコ字形のSDG領域１３、および
該SDG領域１３の二本の枝部先端に接続した直
線状のアース配線用拡散配線層領域１４が分離さ
れている。上記コ字形のSDG領域１３にはMOS
トランジスタのチヤンネル領域となる基部方向の
帯状領域で分離された複数のn+型不純物領域１
５，１５…が形成されている（第６図中ではこの
n+型不純物領域を付点領域で示す）。
１実施例になるイオン注入式ROMの記憶ブロツ
クを示すパターン平面図、第７図は第６図−
線に沿う断面図、第８図は第６図−線に沿う
断面図である。これ等の図において、１１はｐ型
シリコン基板である。該ｐ型シリコン基板１１に
は選択酸化法によりフイールド酸化膜１２が形成
され、該フイールド酸化膜１２により基部と二本
の枝部を有するコ字形のSDG領域１３、および
該SDG領域１３の二本の枝部先端に接続した直
線状のアース配線用拡散配線層領域１４が分離さ
れている。上記コ字形のSDG領域１３にはMOS
トランジスタのチヤンネル領域となる基部方向の
帯状領域で分離された複数のn+型不純物領域１
５，１５…が形成されている（第６図中ではこの
n+型不純物領域を付点領域で示す）。
該n+型不純物領域１５，１５…はMOSトラン
ジスタのソース、ドレイン領域となる。このn+
型不純物領域１５，１５…間の前記帯状のチヤン
ネル領域上にはゲート酸化膜１６を介してゲート
電極となる多結晶シリコンパターン１７1〜１７8
が形成されている。このうち、多結晶シリコンパ
ターン１７1はSDG領域１３の基部上を二分する
ように交差して形成され、セレクト線Selとして
フイールド酸化膜１２上に延在している。他方、
多結晶シリコンパターン１７2〜１７6は夫々コ字
形SDG領域１３の二本の枝部上を交差して形成
され、アドレスラインAL1〜AL5としてフイール
ド酸化膜１２上に延在している。また、多結晶シ
リコンパターン１７7，１７8もSDG領域１３の二
本の枝部上を交差して形成され、デイスチヤージ
パルス用配線φ・Ａ，φ・としてフイールド酸
化膜１２上に延在している。さて、上記構成によ
り、コ字形SDG領域１３の基部と多結晶シリコ
ンパターン１７1の交差部にはTr Selが形成され
ている。他方、SDG領域１３の一方の枝部上に
は多結晶シリコンパターン１７2〜１７6との交差
部にメモリーセル用のTr１〜Tr５が形成され、
多結晶シリコンパターン１７7，１７8との交差部
分にはTrφ，Trが形成されている。また、
SDG領域１３の他方の枝部上にも同様に、多結
晶シリコンパターン１７2〜１７8との交差部に
Tr１′〜Tr5、およびTrφ′，Tr′が形成されて
いる。これらのMOSトランジスタのうち、メモ
リーセル用のTr１，Tr３，Tr２′，Tr５′のチ
ヤンネル領域にはイオン注入によりn+型不純物
領域１８が形成されており、該n+型不純物領域
１８によりソース、ドレイン間が導通されて情報
の書き込みが行なわれている。また、デイスチヤ
ージ用のTrφ′，Trのチヤンネル領域にもイオ
ン注入によりソース、ドレイン間を導通するn+
型不純物領域１８が形成されている。従つて、
φ・ＡはTrφによりTr１〜Tr５のデイスチヤー
ジパルス用配線となり、φ・はTr′により
Tr１′〜Tr５′のデイスチヤージパルス用配線に
なつている。なお、SDG領域１３の枝部先端に
接続して形成されたアース配線用拡散配線層領域
１４にはn+型不純物領域が形成されて、上記記
憶ブロツクのアース配線層となつている（以下こ
れをアース配線層１４という）。更に、アース配
線層１４の反対側にもアース配線１４を共有した
上記と同様の記憶ブロツクが形成されている。
ジスタのソース、ドレイン領域となる。このn+
型不純物領域１５，１５…間の前記帯状のチヤン
ネル領域上にはゲート酸化膜１６を介してゲート
電極となる多結晶シリコンパターン１７1〜１７8
が形成されている。このうち、多結晶シリコンパ
ターン１７1はSDG領域１３の基部上を二分する
ように交差して形成され、セレクト線Selとして
フイールド酸化膜１２上に延在している。他方、
多結晶シリコンパターン１７2〜１７6は夫々コ字
形SDG領域１３の二本の枝部上を交差して形成
され、アドレスラインAL1〜AL5としてフイール
ド酸化膜１２上に延在している。また、多結晶シ
リコンパターン１７7，１７8もSDG領域１３の二
本の枝部上を交差して形成され、デイスチヤージ
パルス用配線φ・Ａ，φ・としてフイールド酸
化膜１２上に延在している。さて、上記構成によ
り、コ字形SDG領域１３の基部と多結晶シリコ
ンパターン１７1の交差部にはTr Selが形成され
ている。他方、SDG領域１３の一方の枝部上に
は多結晶シリコンパターン１７2〜１７6との交差
部にメモリーセル用のTr１〜Tr５が形成され、
多結晶シリコンパターン１７7，１７8との交差部
分にはTrφ，Trが形成されている。また、
SDG領域１３の他方の枝部上にも同様に、多結
晶シリコンパターン１７2〜１７8との交差部に
Tr１′〜Tr5、およびTrφ′，Tr′が形成されて
いる。これらのMOSトランジスタのうち、メモ
リーセル用のTr１，Tr３，Tr２′，Tr５′のチ
ヤンネル領域にはイオン注入によりn+型不純物
領域１８が形成されており、該n+型不純物領域
１８によりソース、ドレイン間が導通されて情報
の書き込みが行なわれている。また、デイスチヤ
ージ用のTrφ′，Trのチヤンネル領域にもイオ
ン注入によりソース、ドレイン間を導通するn+
型不純物領域１８が形成されている。従つて、
φ・ＡはTrφによりTr１〜Tr５のデイスチヤー
ジパルス用配線となり、φ・はTr′により
Tr１′〜Tr５′のデイスチヤージパルス用配線に
なつている。なお、SDG領域１３の枝部先端に
接続して形成されたアース配線用拡散配線層領域
１４にはn+型不純物領域が形成されて、上記記
憶ブロツクのアース配線層となつている（以下こ
れをアース配線層１４という）。更に、アース配
線層１４の反対側にもアース配線１４を共有した
上記と同様の記憶ブロツクが形成されている。
こうして記憶ブロツクが形成されたシリコン基
板１１上には層間絶縁膜としてCVD−SiO2膜１
９が全面に堆積され、しかも、イオン注入により
n+型不純物領域１８が形成された領域、即ち、
Tr１，Tr３，Tr２′，Tr５′，Tr，Tr′の
チヤンネル領域上にはCVD−SiO2膜１９を貫通
する開孔部２０が形成されている。そして、
CVD−SiO2膜１９の上にはコンタクトホール２
１を介して各記憶ブロツクの出力端を接続する中
間出力配線としてのアルミニウム配線２２がパタ
ーンニング形成されており、該アルミニウム配線
２２は前記コ字形SDG領域１３の枝部間に配設
されている。従つて、シリコン基板１１に形成さ
れた各トランジスタのチヤンネル領域上にはアル
ミニウム配線２２は存在しない。２３は全面に堆
積された燐硅酸ガラス膜（PSG膜）等からなる
パツシベーシヨン膜である。
板１１上には層間絶縁膜としてCVD−SiO2膜１
９が全面に堆積され、しかも、イオン注入により
n+型不純物領域１８が形成された領域、即ち、
Tr１，Tr３，Tr２′，Tr５′，Tr，Tr′の
チヤンネル領域上にはCVD−SiO2膜１９を貫通
する開孔部２０が形成されている。そして、
CVD−SiO2膜１９の上にはコンタクトホール２
１を介して各記憶ブロツクの出力端を接続する中
間出力配線としてのアルミニウム配線２２がパタ
ーンニング形成されており、該アルミニウム配線
２２は前記コ字形SDG領域１３の枝部間に配設
されている。従つて、シリコン基板１１に形成さ
れた各トランジスタのチヤンネル領域上にはアル
ミニウム配線２２は存在しない。２３は全面に堆
積された燐硅酸ガラス膜（PSG膜）等からなる
パツシベーシヨン膜である。
上記構成からなるイオン注入式ROMは、アル
ミニウム配線２１が各トランジスタのチヤンネル
領域上に形成されておらず、しかも、イオン注入
によりトランジスタのチヤンネル領域に形成した
n+型不純物領域１８上にはCVD−SiO2膜１９を
貫通する開孔部２０が形成されていることから、
下記製造方法の実施例に示すように、イオン注入
による情報書込みの工程を従来よりも数工程後に
行なうことができる。
ミニウム配線２１が各トランジスタのチヤンネル
領域上に形成されておらず、しかも、イオン注入
によりトランジスタのチヤンネル領域に形成した
n+型不純物領域１８上にはCVD−SiO2膜１９を
貫通する開孔部２０が形成されていることから、
下記製造方法の実施例に示すように、イオン注入
による情報書込みの工程を従来よりも数工程後に
行なうことができる。
以下、第９図ａ〜ｉを参照して、第６図〜第８
図のイオン注入式ROMを得る製造方法の１実施
例を説明する。なお、第９図ａ〜ｉは第８図と同
一断面で示す各工程における断面図である。
図のイオン注入式ROMを得る製造方法の１実施
例を説明する。なお、第９図ａ〜ｉは第８図と同
一断面で示す各工程における断面図である。
(i) まず、ｐ型シリコン基板１１の表面を熱酸化
して全面を熱酸化SiO2膜２４で被覆し、CVD
法により更に膜厚3000Åのシリコン窒化膜を堆
積した後、該シリコン窒化膜をパターンニング
してSDG領域予定部および拡散配線層領域予
定部上を覆うシリコン窒化膜パターン２５を形
成する。続いて、該シリコン窒化膜パターン２
５をマスクとしてボロンを例えばイオン注入
し、フイールド領域の反転防止処理を行なう
（第９図ａ図示）。
して全面を熱酸化SiO2膜２４で被覆し、CVD
法により更に膜厚3000Åのシリコン窒化膜を堆
積した後、該シリコン窒化膜をパターンニング
してSDG領域予定部および拡散配線層領域予
定部上を覆うシリコン窒化膜パターン２５を形
成する。続いて、該シリコン窒化膜パターン２
５をマスクとしてボロンを例えばイオン注入
し、フイールド領域の反転防止処理を行なう
（第９図ａ図示）。
(ii) 次に、シリコン窒化膜パターン２５を耐酸化
マスクとしてウエツト酸化を行ない、フイール
ド領域に膜厚1μｍの厚いフイールド酸化膜１
２を形成し、これによりSDG領域１３および
拡散配線層領域１４を分離形成する（同図ｂ図
示）。
マスクとしてウエツト酸化を行ない、フイール
ド領域に膜厚1μｍの厚いフイールド酸化膜１
２を形成し、これによりSDG領域１３および
拡散配線層領域１４を分離形成する（同図ｂ図
示）。
(iii) 次に、シリコン窒化膜パターン２５および熱
酸化SiO2膜２４を順次エツチング除去した後、
露出したSDG領域１３の表面を再度熱酸化し
て膜厚1000Åのゲート酸化膜１６を形成する
（同図ｃ図示）。
酸化SiO2膜２４を順次エツチング除去した後、
露出したSDG領域１３の表面を再度熱酸化し
て膜厚1000Åのゲート酸化膜１６を形成する
（同図ｃ図示）。
(iv) 次に、CVD法により全面に多結晶シリコン
層を堆積した後、これをフオトエングレービン
グプロセス（以下PEPという）によりパター
ンニングして、多結晶シリコーンパターン１７
１〜１７8を形成する（同図ｄ図示）。
層を堆積した後、これをフオトエングレービン
グプロセス（以下PEPという）によりパター
ンニングして、多結晶シリコーンパターン１７
１〜１７8を形成する（同図ｄ図示）。
なお、多結晶シリコンパターン１７1〜１７8
と拡散層との直接的なコンタクトを形成する場
合には、多結晶シリコン層を堆積する前に、
PEPによりコンタクト形成予定部におけるゲ
ート酸化膜１６を除去しておく。
と拡散層との直接的なコンタクトを形成する場
合には、多結晶シリコン層を堆積する前に、
PEPによりコンタクト形成予定部におけるゲ
ート酸化膜１６を除去しておく。
(v) 次に、多結晶シリコンパターン１７1〜１７8
をマスクとしてゲート酸化膜１６の不要部分を
エツチング除去した後、全面にPSG膜２６を
堆積する。続いて窒素ガス雰囲気下で熱処理す
ることにより、PRG膜２６を拡散源として燐
をｐ型シリコン基板１１内に熱拡散し、SDG
領域１３にはMOSトランジスタのソース・ド
レイン領域となるn+型不純物領域１５，１５
…を、また拡散配線層領域１４にはアース配線
となるn+型不純物領域を形成する（同図ａ図
示）。
をマスクとしてゲート酸化膜１６の不要部分を
エツチング除去した後、全面にPSG膜２６を
堆積する。続いて窒素ガス雰囲気下で熱処理す
ることにより、PRG膜２６を拡散源として燐
をｐ型シリコン基板１１内に熱拡散し、SDG
領域１３にはMOSトランジスタのソース・ド
レイン領域となるn+型不純物領域１５，１５
…を、また拡散配線層領域１４にはアース配線
となるn+型不純物領域を形成する（同図ａ図
示）。
なお、同図ｅの断面にはn+型不純物領域１
５，１５…およびアース配線１４は現われてい
ない。
５，１５…およびアース配線１４は現われてい
ない。
(vi) 次に、PRG膜２６を除去した後、CVD法に
より層間絶縁膜となる膜厚1μのCVD−SiO2膜
１９を堆積する（同図ｆ図示）。
より層間絶縁膜となる膜厚1μのCVD−SiO2膜
１９を堆積する（同図ｆ図示）。
(vii) 次に、PEPによりCVD−SiO2膜１９にコン
タクトホール２１を開孔した後、アルミニウム
の蒸着およびパターンニングを行なつて、
SDG領域１３の二本の枝部間におけるCVD−
SiO2膜１９上にアルミニウム配線２２を形成
する（同図ｇ図示）。
タクトホール２１を開孔した後、アルミニウム
の蒸着およびパターンニングを行なつて、
SDG領域１３の二本の枝部間におけるCVD−
SiO2膜１９上にアルミニウム配線２２を形成
する（同図ｇ図示）。
(vii) 次に、MOSトランジスタTr１，Tr３，Trφ
およびTr２′，Tr５′，Trφ′のチヤンネル領域
上に開孔部を有するレジストパターン２７を形
成した後、該レジスタパターン２７をマスクと
してCVD−SiO2膜１９をエツチングすること
によりCVD−SiO2膜１９を貫通する開孔部２
０を形成する。続いて、レジストパターン２７
をマスクとして燐をイオン注入することによ
り、開孔部２０下のチヤンネル領域にソース・
ドレイン間を導通させるn+型不純物領域１８
を形成する（同図ｈ図示）。
およびTr２′，Tr５′，Trφ′のチヤンネル領域
上に開孔部を有するレジストパターン２７を形
成した後、該レジスタパターン２７をマスクと
してCVD−SiO2膜１９をエツチングすること
によりCVD−SiO2膜１９を貫通する開孔部２
０を形成する。続いて、レジストパターン２７
をマスクとして燐をイオン注入することによ
り、開孔部２０下のチヤンネル領域にソース・
ドレイン間を導通させるn+型不純物領域１８
を形成する（同図ｈ図示）。
(ix) 次に、レジストパターン２７を除去した後、
全面にPSG膜を堆積してパツシベーシヨン膜
２３を形成し、第６図〜第８図のイオン注入式
ROMを得る（同図ｉ図示）。
全面にPSG膜を堆積してパツシベーシヨン膜
２３を形成し、第６図〜第８図のイオン注入式
ROMを得る（同図ｉ図示）。
上述の製造方法から明らかなように、本発明に
よるイオン注入式ROMではアルミニウム配線２
２を形成した後に情報書込みを行なえるから、こ
れを製造する場合には第９図ｇの状態の中間製品
をストツクしておき、受注した後には同図ｈ，ｉ
の工程を行なうユーザーの要望に応じた情報を書
き込んだイオン注入式ROMを製造することがで
きる。この結果、上記実施例の場合で言えば、情
報書込み用のフオトマスクができていればその後
わずか１日で製品を得ることができる。これに対
して、第９図ｃ〜ｅの段階の中間製品しかストツ
クできなかつた従来のイオン注入式ROMでは、
フオトマスクができていたとしても製品を得るま
でには３週間程度必要とされる。
よるイオン注入式ROMではアルミニウム配線２
２を形成した後に情報書込みを行なえるから、こ
れを製造する場合には第９図ｇの状態の中間製品
をストツクしておき、受注した後には同図ｈ，ｉ
の工程を行なうユーザーの要望に応じた情報を書
き込んだイオン注入式ROMを製造することがで
きる。この結果、上記実施例の場合で言えば、情
報書込み用のフオトマスクができていればその後
わずか１日で製品を得ることができる。これに対
して、第９図ｃ〜ｅの段階の中間製品しかストツ
クできなかつた従来のイオン注入式ROMでは、
フオトマスクができていたとしても製品を得るま
でには３週間程度必要とされる。
従つて、本発明による納期短縮の効果は極めて
顕著であり、最近特に厳しくなつているエンジニ
アリングサンプルの納期短縮に対するユーザーの
要求にも充分に応えることができる。
顕著であり、最近特に厳しくなつているエンジニ
アリングサンプルの納期短縮に対するユーザーの
要求にも充分に応えることができる。
ところで、第６図〜第８図のイオン注入式
ROMを製造する場合、第１０図ａ，ｂに示すよ
うに、第９図ｆの段階で情報書込みを行なつた
後、アルミニウム配線２２を形成する方法も考え
られる。しかし、この方法はイオン注入による書
込みの工程が上記実施例の方法よりも早い段階で
行なわれるために納期短縮の効果が小さくなるだ
けでなく、開孔部２０を形成する際にはオーバー
エツチングを伴うから、その後に形成されるアル
ミニウム配線２２をSDG領域上からずらした場
合にも、同図ｂに示すようにアルミニウム配線２
２と多結晶シリコンパターン１７1〜１７8との間
に短絡を生じ易く、従つてこの方法を採用するこ
とはできない。
ROMを製造する場合、第１０図ａ，ｂに示すよ
うに、第９図ｆの段階で情報書込みを行なつた
後、アルミニウム配線２２を形成する方法も考え
られる。しかし、この方法はイオン注入による書
込みの工程が上記実施例の方法よりも早い段階で
行なわれるために納期短縮の効果が小さくなるだ
けでなく、開孔部２０を形成する際にはオーバー
エツチングを伴うから、その後に形成されるアル
ミニウム配線２２をSDG領域上からずらした場
合にも、同図ｂに示すようにアルミニウム配線２
２と多結晶シリコンパターン１７1〜１７8との間
に短絡を生じ易く、従つてこの方法を採用するこ
とはできない。
なお、上記実施例のイオン注入式ROMではア
ルミニウム配線２２をSDG領域上からずらして
形成することによる集積度の低下というデメリツ
トをできる限り小さくするために２連の記憶ブロ
ツクを対にした構成を採用しているが、これは本
発明を実施する上で必ずしも必要な要件ではな
く、第１図のような回路構成として実施すること
も可能である。
ルミニウム配線２２をSDG領域上からずらして
形成することによる集積度の低下というデメリツ
トをできる限り小さくするために２連の記憶ブロ
ツクを対にした構成を採用しているが、これは本
発明を実施する上で必ずしも必要な要件ではな
く、第１図のような回路構成として実施すること
も可能である。
また、本発明はｎチヤンネルROMのみならず
ｐチヤンネルROMにも同様に適用できることは
言うまでもない。
ｐチヤンネルROMにも同様に適用できることは
言うまでもない。
以上詳述したように、本発明によれば納期を従
来よりも著しく短縮することを可能としたイオン
注入式ROMおよびその製造方法を提供できるも
のである。
来よりも著しく短縮することを可能としたイオン
注入式ROMおよびその製造方法を提供できるも
のである。
第１図はイオン注入式ROMにおけるNAND方
式の記憶ブロツクの１例を示す回路図、第２図は
第１図の回路構成を実現した従来のイオン注入式
ROMにおける第１図に破線で囲んだ部分に対応
するパターン平面図、第３図は第２図−線に
沿う断面図、第４図は第２図−線に沿う断面
図、第５図は本発明の１実施例になるイオン注入
式ROMにおける回路構成図であり、第６図はそ
のパターン平面図、第７図は第６図−線に沿
う断面図、第８図は第６図−線に沿う断面
図、第９図ａ〜ｉは本発明による製造方法の１実
施例における製造工程を示す断面図、第１０図
ａ，ｂはアルミニウム配線を形成する前に情報書
込みを行なつた場合に生じる不都合を説明する断
面図である。 １１……ｐ型シリコン基板、１２……フイール
ド酸化膜、１３……SDG領域、１４……拡散配
線層領域、１５……n+型不純物領域、１６……
ゲート酸化膜、１７1〜１７8……多結晶シリコン
パターン、１９……CVD−SiO2膜、２０……開
孔部、２１……コンタクトホール、２２……アル
ミニウム配線、２３……パツシベーシヨン膜、２
４……熱酸化SiO2膜、２５……シリコン窒化膜
パターン、２６……PSG膜、２７……レジスト
パターン。
式の記憶ブロツクの１例を示す回路図、第２図は
第１図の回路構成を実現した従来のイオン注入式
ROMにおける第１図に破線で囲んだ部分に対応
するパターン平面図、第３図は第２図−線に
沿う断面図、第４図は第２図−線に沿う断面
図、第５図は本発明の１実施例になるイオン注入
式ROMにおける回路構成図であり、第６図はそ
のパターン平面図、第７図は第６図−線に沿
う断面図、第８図は第６図−線に沿う断面
図、第９図ａ〜ｉは本発明による製造方法の１実
施例における製造工程を示す断面図、第１０図
ａ，ｂはアルミニウム配線を形成する前に情報書
込みを行なつた場合に生じる不都合を説明する断
面図である。 １１……ｐ型シリコン基板、１２……フイール
ド酸化膜、１３……SDG領域、１４……拡散配
線層領域、１５……n+型不純物領域、１６……
ゲート酸化膜、１７1〜１７8……多結晶シリコン
パターン、１９……CVD−SiO2膜、２０……開
孔部、２１……コンタクトホール、２２……アル
ミニウム配線、２３……パツシベーシヨン膜、２
４……熱酸化SiO2膜、２５……シリコン窒化膜
パターン、２６……PSG膜、２７……レジスト
パターン。
Claims (1)
- 【特許請求の範囲】 １ 第一導電型の半導体基板と、該半導体基板表
面を覆つて選択的に形成されたフイールド絶縁膜
と、該フイールド絶縁膜で囲まれた並行する二つ
の部分を有する単位記憶セルブロツク用素子領域
と、該単位記憶セルブロツク用素子領域の各並行
部分の長手方向に直列に複数の記憶セル用MOS
トランジスタが形成されるように、そのソース領
域およびドレイン領域として前記素子領域内に形
成された第二導電型不純物領域と、該第二導電型
不純物領域の間のチヤンネル領域から任意に選択
された領域に形成されたイオン注入による不純物
領域と、全部の前記チヤンネル領域上にゲート絶
縁膜を介して形成された多結晶シリコン層からな
るゲート電極と、該ゲート電極を被覆して形成さ
れた層間絶縁膜と、前記イオン注入により形成さ
れた不純物領域上において選択的に、前記層間絶
縁膜の表面から前記ゲート電極に達して設けられ
た開孔部と、前記単位記憶セルブロツクからの中
間出力配線として、前記単位記憶セルブロツク用
素子領域を構成する二つの並行部分に重ならない
ようにその間を通つて前記層間絶縁膜上に形成さ
れた金属配線層と、該金属配線層を被覆して形成
され且つ前記開孔部を埋めるパツシベーシヨン膜
とを具備したことを特徴とする固定記憶半導体装
置。 ２ 第一導電型の半導体基板の表面に選択的にフ
イールド絶縁膜を形成することにより、該層間絶
縁膜で囲まれた並行する二つの部分を有する単位
記憶セルブロツク用素子領域を形成する工程と、
該単位記憶セルブロツク用素子領域の各並行部分
の長手方向に直列に複数の記憶セル用MOSトラ
ンジスタが構成されるように、ソース領域および
ドレイン領域となる第二導電型不純物領域を形成
し、またそのチヤンネル領域上にはゲート絶縁膜
を介して多結晶シリコン層からなるゲート電極を
形成する工程と、該ゲート電極上から全面を被覆
する層間絶縁膜を形成する工程と、該層間絶縁膜
の上に前記単位記憶セルブロツクからの中間出力
配線として、前記単位記憶セルブロツク用素子領
域を構成する二つの並行部分に重ならないように
その間を通る金属配線層を形成する工程と、該金
属配線層を形成した後、任意に選択した前記単位
記憶セル用MOSトランジスタのチヤンネル領域
上に写真蝕刻法で前記層間絶縁膜を貫通して前記
ゲート電極に達する開孔部を形成する工程と、該
開孔部を通して不純物のイオン注入を行なうこと
により情報の書込みを行なう工程と、全面を被覆
するパツシベーシヨン膜を形成する工程とを具備
したことを特徴とする固定記憶半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128450A JPS5830154A (ja) | 1981-08-17 | 1981-08-17 | 固定記憶半導体装置およびその製造方法 |
| DE8282304312T DE3278182D1 (en) | 1981-08-17 | 1982-08-16 | Method for manufacturing a mask type read only memory |
| EP82304312A EP0073130B2 (en) | 1981-08-17 | 1982-08-16 | Method for manufacturing a mask type read only memory |
| US06/408,873 US4467520A (en) | 1981-08-17 | 1982-08-17 | Method of manufacturing mask type read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128450A JPS5830154A (ja) | 1981-08-17 | 1981-08-17 | 固定記憶半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5830154A JPS5830154A (ja) | 1983-02-22 |
| JPH0328832B2 true JPH0328832B2 (ja) | 1991-04-22 |
Family
ID=14985006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128450A Granted JPS5830154A (ja) | 1981-08-17 | 1981-08-17 | 固定記憶半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4467520A (ja) |
| EP (1) | EP0073130B2 (ja) |
| JP (1) | JPS5830154A (ja) |
| DE (1) | DE3278182D1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60174682A (ja) * | 1984-02-20 | 1985-09-07 | Tsukahara Kogyo Kk | 弾力性を有する多孔性印材の製造方法 |
| JPS61287164A (ja) * | 1985-06-13 | 1986-12-17 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPH06104358B2 (ja) * | 1985-06-24 | 1994-12-21 | 塚原工業株式会社 | インキ吸蔵型印判材の製造方法 |
| JPS6292362A (ja) * | 1985-10-17 | 1987-04-27 | Toshiba Corp | 半導体装置の製造方法 |
| JP2723147B2 (ja) * | 1986-06-25 | 1998-03-09 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
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| IT1289781B1 (it) * | 1996-12-20 | 1998-10-16 | Skf Ind Spa | Unita' mozzo-ruota, in particolare per un autoveicolo. |
| US6238983B1 (en) * | 1999-08-30 | 2001-05-29 | Taiwan Semiconductor Manufacturing Company | Alignment dip back oxide and code implant through poly to approach the depletion mode device character |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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