JPS60177678A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPS60177678A JPS60177678A JP59032355A JP3235584A JPS60177678A JP S60177678 A JPS60177678 A JP S60177678A JP 59032355 A JP59032355 A JP 59032355A JP 3235584 A JP3235584 A JP 3235584A JP S60177678 A JPS60177678 A JP S60177678A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- conductive layer
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 131
- 238000004519 manufacturing process Methods 0.000 title claims description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 31
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 31
- 238000005516 engineering process Methods 0.000 claims description 26
- 230000005669 field effect Effects 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 9
- 230000008018 melting Effects 0.000 claims description 9
- 238000002844 melting Methods 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000011521 glass Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000003870 refractory metal Substances 0.000 claims 2
- 108010010803 Gelatin Proteins 0.000 claims 1
- 229920000159 gelatin Polymers 0.000 claims 1
- 239000008273 gelatin Substances 0.000 claims 1
- 235000019322 gelatine Nutrition 0.000 claims 1
- 235000011852 gelatine desserts Nutrition 0.000 claims 1
- 239000002689 soil Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 36
- 238000009413 insulation Methods 0.000 abstract description 17
- 239000010410 layer Substances 0.000 description 263
- 108091006146 Channels Proteins 0.000 description 15
- 230000014759 maintenance of location Effects 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 14
- 238000007254 oxidation reaction Methods 0.000 description 14
- 238000010438 heat treatment Methods 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 11
- 230000007423 decrease Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
- 238000005520 cutting process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- -1 phosphorus ion Chemical class 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、フローティングゲートY有す
る電界効果トランジスタZ備えた半導体集積回路装置に
適用して有効な技術に関するものである、 し背景技術〕 紫外線によって情報の書き替えが可能な読み出し専用の
記憶機能を備えた半導体集積回路装置(以下、EPRO
Mという)が知られている。EPROMにおいて、情報
を記憶するメモリセルは、半導体基板上部に第1の絶縁
層を介して設けられたフローティングゲートと、その上
部に第2の絶縁層乞介して設けられたコントロールゲー
トとを有する電界効果トランジスタによって構成されて
いる。通常、70−ティングゲートとコントロールゲー
トとは多結晶シリコンによって形成される(たとえば雑
誌1−日経エレクトロニクスJ1981年1月5日号P
181〜P2O1など)。
関するものであり、特に、フローティングゲートY有す
る電界効果トランジスタZ備えた半導体集積回路装置に
適用して有効な技術に関するものである、 し背景技術〕 紫外線によって情報の書き替えが可能な読み出し専用の
記憶機能を備えた半導体集積回路装置(以下、EPRO
Mという)が知られている。EPROMにおいて、情報
を記憶するメモリセルは、半導体基板上部に第1の絶縁
層を介して設けられたフローティングゲートと、その上
部に第2の絶縁層乞介して設けられたコントロールゲー
トとを有する電界効果トランジスタによって構成されて
いる。通常、70−ティングゲートとコントロールゲー
トとは多結晶シリコンによって形成される(たとえば雑
誌1−日経エレクトロニクスJ1981年1月5日号P
181〜P2O1など)。
フローティングゲートに蓄積しg情報となる電荷の保持
特性を向上するために、フローティングゲートとコント
ロールゲートとχ熱酸化技術によって形成したち密な酸
化シリコン層で覆うことが考えられる。これは、フロー
ティングゲートの端部とソース領域、ドレイン領域また
はコントロールゲートとの間に生じるリーク現象によっ
て、蓄積された電荷の減少を抑制するために、必要とさ
れる。
特性を向上するために、フローティングゲートとコント
ロールゲートとχ熱酸化技術によって形成したち密な酸
化シリコン層で覆うことが考えられる。これは、フロー
ティングゲートの端部とソース領域、ドレイン領域また
はコントロールゲートとの間に生じるリーク現象によっ
て、蓄積された電荷の減少を抑制するために、必要とさ
れる。
かかる技術における実験ならびにその検討の結果、本発
明者は、第1の絶縁層と同MAKもしくはそれ以上の膜
厚を有するち密な酸化シリコン層でフローティンf’!
−)トコントロールゲートとY覆うことによって、フロ
ーティングゲートに蓄積された情報となる電荷の保持特
性が向上されるという事実乞発見した。
明者は、第1の絶縁層と同MAKもしくはそれ以上の膜
厚を有するち密な酸化シリコン層でフローティンf’!
−)トコントロールゲートとY覆うことによって、フロ
ーティングゲートに蓄積された情報となる電荷の保持特
性が向上されるという事実乞発見した。
しかしながら、本発明者は、以下に述べる問題点か存在
するため、第1の絶縁層または第3の絶縁層のうちどち
らか薄い万の膜厚と同程度もしくはそれ以上の膜厚y有
1−るち密な酸化シリコン層乞得ることと、メモリ素子
の小形化が相反する要求であると考察している。
するため、第1の絶縁層または第3の絶縁層のうちどち
らか薄い万の膜厚と同程度もしくはそれ以上の膜厚y有
1−るち密な酸化シリコン層乞得ることと、メモリ素子
の小形化が相反する要求であると考察している。
EFROMメモリ素子の小形化に伴ない、情報の書込み
および読み出し動作における信頼性の低下、動作速度の
低下を生じる。−万、ち密な酸化シリコン層の膜厚を得
るために、熱酸化技術による長い熱処理工程が必要とさ
れる。フローティングゲートと半導体基板との間に酸化
シリコン層が形成される速度に比べ、70−ティングゲ
ートとコントロールゲートとの間に酸化シリコン層が形
成される速度が速い。このため、特に、コントロールゲ
ートの端部の持ち上がりを生じる。これは、前者により
構成される寄生容量値に比べ、後者により構成される寄
生容量値が減少することを意味する。従って、フローテ
ィングゲートの電位が低下しメモリセルへの情報の書き
込み動作時には、その効率が悪くなり、信頼性を低下す
る。また、メモリセルの情報の読み出し動作時には、ソ
ース領域とドレイン領域との間のチャネル領域を流れる
電流量が少なくなる。これは、データ線にチャージされ
た電荷を速くぬくことができず、その速度ヲ低下を招く
。この現象はチャネル長が短かくなる程、減少する容量
の割合が大きくなるので顕著となり、メモリセルの小形
化の障害となる。
および読み出し動作における信頼性の低下、動作速度の
低下を生じる。−万、ち密な酸化シリコン層の膜厚を得
るために、熱酸化技術による長い熱処理工程が必要とさ
れる。フローティングゲートと半導体基板との間に酸化
シリコン層が形成される速度に比べ、70−ティングゲ
ートとコントロールゲートとの間に酸化シリコン層が形
成される速度が速い。このため、特に、コントロールゲ
ートの端部の持ち上がりを生じる。これは、前者により
構成される寄生容量値に比べ、後者により構成される寄
生容量値が減少することを意味する。従って、フローテ
ィングゲートの電位が低下しメモリセルへの情報の書き
込み動作時には、その効率が悪くなり、信頼性を低下す
る。また、メモリセルの情報の読み出し動作時には、ソ
ース領域とドレイン領域との間のチャネル領域を流れる
電流量が少なくなる。これは、データ線にチャージされ
た電荷を速くぬくことができず、その速度ヲ低下を招く
。この現象はチャネル長が短かくなる程、減少する容量
の割合が大きくなるので顕著となり、メモリセルの小形
化の障害となる。
メモリセルとなる電界効果トランジスタのソース領域ま
たはドレイン領域は、次のように形成される。フローテ
ィングケートトコントロールケートとを不純物導入のた
めのマスクとして用い、イオン注入技術でそれらの両側
部の半導体基板主面部にそれの形成のための不純物ン導
入する。その後に、前記ち密な酸化シリコン層を形成す
るとともに、前記不純物に引き伸し拡散を施すことによ
って形成する。このとき、前述のように、長い熱処理工
程が必要とされるために、必要以上の引き伸し拡散が施
され、ソース領域とドレイン領域との間部の実効チャネ
ル長が短くなる。従って、短チャンネル効果を誘発し、
EFROMの情報の書き込みおよび読み出し動作におけ
る信頼性を低下してしまい、メモリセルの小形化に不向
きである。
たはドレイン領域は、次のように形成される。フローテ
ィングケートトコントロールケートとを不純物導入のた
めのマスクとして用い、イオン注入技術でそれらの両側
部の半導体基板主面部にそれの形成のための不純物ン導
入する。その後に、前記ち密な酸化シリコン層を形成す
るとともに、前記不純物に引き伸し拡散を施すことによ
って形成する。このとき、前述のように、長い熱処理工
程が必要とされるために、必要以上の引き伸し拡散が施
され、ソース領域とドレイン領域との間部の実効チャネ
ル長が短くなる。従って、短チャンネル効果を誘発し、
EFROMの情報の書き込みおよび読み出し動作におけ
る信頼性を低下してしまい、メモリセルの小形化に不向
きである。
〔発明の目的]
本発明の目的は、電界効果トランジスタのフローティン
グゲートに蓄積される電荷の保持特性を向上することが
可能な技術手段乞提供することにある。
グゲートに蓄積される電荷の保持特性を向上することが
可能な技術手段乞提供することにある。
本発明の他の目的は、フローティングゲートを有する電
界効果トランジスタを備えた半導体集積回路装置の信頼
性を向上することが可能な技術手段を提供することKあ
る。
界効果トランジスタを備えた半導体集積回路装置の信頼
性を向上することが可能な技術手段を提供することKあ
る。
本発明の他の目的は、フローティングゲートを有する電
界効果トランジスタを備えた半導体集積回路装置の動作
速度を向上することが可能な技術手段〉提供することに
ある。
界効果トランジスタを備えた半導体集積回路装置の動作
速度を向上することが可能な技術手段〉提供することに
ある。
本発明の他の目的は、フローティングゲートヲ有する電
界効果トランジスタの上部に絶縁層乞介して形成される
であろう導電層の信頼性ン向上することが可能な技術手
段を提供することKある。
界効果トランジスタの上部に絶縁層乞介して形成される
であろう導電層の信頼性ン向上することが可能な技術手
段を提供することKある。
本発明の前記ならびKその他の目的と新規な特徴は、本
明細書の記述および添付した図面によって、明らかにな
るであろう。
明細書の記述および添付した図面によって、明らかにな
るであろう。
本+[おいて開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板上部にゲート絶縁層を介して設け
られたフローティングゲートと、その上部に層間絶縁N
2介して設けられたコントロールゲートとによって構成
される導電層を有する電界効果トランジスタの前記導電
層の側部に、少なくともゲート絶縁層および層間絶縁層
を覆う焼き固めた絶縁層ン設ける。これにより、フロー
ティングゲートの端部とソース領域またはドレイン領域
との間に生じるであろう不要なリーク現象を抑制するこ
とができる。さらに1熱酸化技術によるち密な酸化シリ
コン層を必要とせず、フローティングゲートとコントロ
ールゲートとにより構成される寄生容量値の低下を抑制
することができる。したがって、フローティングゲート
に蓄積される情報となる電荷の保持特性が向上し、さら
に、情報の書き込みおよび読み出し動作における信頼性
と動作速度とが向上する。
られたフローティングゲートと、その上部に層間絶縁N
2介して設けられたコントロールゲートとによって構成
される導電層を有する電界効果トランジスタの前記導電
層の側部に、少なくともゲート絶縁層および層間絶縁層
を覆う焼き固めた絶縁層ン設ける。これにより、フロー
ティングゲートの端部とソース領域またはドレイン領域
との間に生じるであろう不要なリーク現象を抑制するこ
とができる。さらに1熱酸化技術によるち密な酸化シリ
コン層を必要とせず、フローティングゲートとコントロ
ールゲートとにより構成される寄生容量値の低下を抑制
することができる。したがって、フローティングゲート
に蓄積される情報となる電荷の保持特性が向上し、さら
に、情報の書き込みおよび読み出し動作における信頼性
と動作速度とが向上する。
以下、本発明の構成について、実施例とともに説明する
。
。
なお、全図において、同一機能ン有するものは同一符号
を付け、そのくり返しの説明は省略する。
を付け、そのくり返しの説明は省略する。
本実施例は、フローティングゲートとコントロールゲー
トとt有する電界効果トランジスタビメモリセルとする
EPROMについて、その説明をする。
トとt有する電界効果トランジスタビメモリセルとする
EPROMについて、その説明をする。
第1図は、本発明の実施例■の概要ン説明するためのE
FROMの要部を示す等価回路図である。
FROMの要部を示す等価回路図である。
第1図において、X−デコーダ1は後述する所定のワー
ド線Z選択し、そのワード線に接続されたメモリセルを
ON”させるためのものである。
ド線Z選択し、そのワード線に接続されたメモリセルを
ON”させるためのものである。
Y−デコーダ2は後述する所定のデータ線を選択し、そ
のデータ線に情報となる電圧を印加するためのものであ
る。書き込み回路3は後述する所定のワード線を選択し
、そのワード線に接続された所定のメモリセルに情報を
書き込むためのものである。センスアンプ4は後述する
所定のデータ線を選択し、そのデータ線に接続された所
定のメモリセルの情報を読み出すためのものである。
のデータ線に情報となる電圧を印加するためのものであ
る。書き込み回路3は後述する所定のワード線を選択し
、そのワード線に接続された所定のメモリセルに情報を
書き込むためのものである。センスアンプ4は後述する
所定のデータ線を選択し、そのデータ線に接続された所
定のメモリセルの情報を読み出すためのものである。
WL+ 、wI、、、”’、W’Lmはその一端がX−
デコーダ1に接続され他端が書き込み回路3に接続され
、X方向に延在してY方向建複数本設けられたワード線
であり、それに接続されたメモリセルン”ON”′しか
つ情報ン書き込むためのものである。DL、、DL!
、・・・、DLnはその一端がY−デコーダ2に接続さ
れ他端がセンスアンプ4に接続され、Y方向に延在して
X方向忙複数本設けられたデータ線であり、それVC接
続されたメモリキルの情報を伝達するためのものである
。メモリセルM 1t s M xt + −Mnmは
ワード線WLとデータ@DLとの所定交差部に複数配置
して設けられている。メモリセルMは、フローティング
ゲートと所定のワード線WLK′Ilj続されたコント
ロールゲートとを有し、その一端が所定のデータ線DL
に接続され他端が接地された電界効果トランジスタQに
よって構成されている。そして、マトリックス状に配置
された複数のメモリセルMによって、メモリセルアレイ
が構成される。
デコーダ1に接続され他端が書き込み回路3に接続され
、X方向に延在してY方向建複数本設けられたワード線
であり、それに接続されたメモリセルン”ON”′しか
つ情報ン書き込むためのものである。DL、、DL!
、・・・、DLnはその一端がY−デコーダ2に接続さ
れ他端がセンスアンプ4に接続され、Y方向に延在して
X方向忙複数本設けられたデータ線であり、それVC接
続されたメモリキルの情報を伝達するためのものである
。メモリセルM 1t s M xt + −Mnmは
ワード線WLとデータ@DLとの所定交差部に複数配置
して設けられている。メモリセルMは、フローティング
ゲートと所定のワード線WLK′Ilj続されたコント
ロールゲートとを有し、その一端が所定のデータ線DL
に接続され他端が接地された電界効果トランジスタQに
よって構成されている。そして、マトリックス状に配置
された複数のメモリセルMによって、メモリセルアレイ
が構成される。
次に、本実施例の具体的な構造について、その説明!す
る。
る。
第2図は、本発明の実施例Iを説明するためのEFRO
Mの要部平面図であり、第3図は、第2図の■−■切断
線における断面図、第4図は、第2図のIV−IV切断
線における断面図である。なお、第2図は、その図面を
見易くするために、各導電層間に設けられるべき層間絶
縁層は図示しない。
Mの要部平面図であり、第3図は、第2図の■−■切断
線における断面図、第4図は、第2図のIV−IV切断
線における断面図である。なお、第2図は、その図面を
見易くするために、各導電層間に設けられるべき層間絶
縁層は図示しない。
第2図乃至第4図において、シリコン単結晶からなるp
−型の半導体基板5の工面部であって、王として半導体
素子が形成されるべき領域間フィールド絶縁層6が半導
体素子間を電気的に分離するために設けられている。フ
ィールド絶縁#6下部の半導体基板5王面部に、p型の
チャネルストッパ領域7が半導体素子間をより電気的に
分離するために設けられている。
−型の半導体基板5の工面部であって、王として半導体
素子が形成されるべき領域間フィールド絶縁層6が半導
体素子間を電気的に分離するために設けられている。フ
ィールド絶縁#6下部の半導体基板5王面部に、p型の
チャネルストッパ領域7が半導体素子間をより電気的に
分離するために設けられている。
8.8Aは半導体素子が形成されるべき領域の半導体基
板5主面上部に設けられた絶縁層であり、絶縁層8は王
として電界効果トランジスタのゲート絶縁層ン構成する
ためのものである。絶縁層80所定上部に設けられた導
電層9は、EFROMのメモリセルの70−テイングゲ
ー)(FG)v構成するためのものである。10は導!
#9上部を覆うように設けられた絶縁層であり、主とし
て導電層9とその上部に設けられる導電層と馨電気的に
分離するためのものである。11は絶縁層10を介して
X方向に配置された複数の導電層9上部に設けられY方
向に複数本設けられた導電層であり、半導体素子が形成
されるべき領域すなわち導電層9上部ではEPROMの
メそリセルのコントロールグー)(CG)v構成し、そ
れ以外の部分ではEPROMのワード、1ii1(WL
)v構成するためのものである。
板5主面上部に設けられた絶縁層であり、絶縁層8は王
として電界効果トランジスタのゲート絶縁層ン構成する
ためのものである。絶縁層80所定上部に設けられた導
電層9は、EFROMのメモリセルの70−テイングゲ
ー)(FG)v構成するためのものである。10は導!
#9上部を覆うように設けられた絶縁層であり、主とし
て導電層9とその上部に設けられる導電層と馨電気的に
分離するためのものである。11は絶縁層10を介して
X方向に配置された複数の導電層9上部に設けられY方
向に複数本設けられた導電層であり、半導体素子が形成
されるべき領域すなわち導電層9上部ではEPROMの
メそリセルのコントロールグー)(CG)v構成し、そ
れ以外の部分ではEPROMのワード、1ii1(WL
)v構成するためのものである。
12は導電層9,11または導電層11の側部に密着し
、少なくともゲート絶縁層となる絶縁層8と絶縁層10
とを覆うように設けられた絶縁層である。絶縁層12は
例えば化学的気相析出(以下、CVDという)技術によ
る酸化シリコン層を焼き固め、ち密化した酸化シリコン
層からなる。
、少なくともゲート絶縁層となる絶縁層8と絶縁層10
とを覆うように設けられた絶縁層である。絶縁層12は
例えば化学的気相析出(以下、CVDという)技術によ
る酸化シリコン層を焼き固め、ち密化した酸化シリコン
層からなる。
絶縁層12は、導電層(FG)9と半導体基板5との介
在部に設けられ絶縁層8火少なくとも覆うように設けら
れる。絶縁層12は絶縁層8または絶縁層10のうちど
ちらか薄い万の膜厚と同程度もしくはそれ以上の膜厚に
形成される。絶縁層12は各導電領域の間に生じるであ
ろうリーク現象、あるいはゲート絶縁層となるべき以外
の絶縁層8A上面部に生じるであろう情報となる電荷こ
ぼれχ抑制し、導電層9に蓄積される電荷の保持特性を
向上する。また、導電層(FG)9と導電層(CG)1
1との介在部に設けられた絶縁層10が絶縁層12によ
って覆われているので、熱酸化技術のための長い熱処理
工程を必要としない。
在部に設けられ絶縁層8火少なくとも覆うように設けら
れる。絶縁層12は絶縁層8または絶縁層10のうちど
ちらか薄い万の膜厚と同程度もしくはそれ以上の膜厚に
形成される。絶縁層12は各導電領域の間に生じるであ
ろうリーク現象、あるいはゲート絶縁層となるべき以外
の絶縁層8A上面部に生じるであろう情報となる電荷こ
ぼれχ抑制し、導電層9に蓄積される電荷の保持特性を
向上する。また、導電層(FG)9と導電層(CG)1
1との介在部に設けられた絶縁層10が絶縁層12によ
って覆われているので、熱酸化技術のための長い熱処理
工程を必要としない。
したがって、導電層(CG)11の端部における持も上
りを生じることなく、導電層9と導電層11とによって
構成される容量値を低下することがなくなる。これによ
って、メモリセルの情報の書き込み動作における書き込
み効率ヲ向上し、読み出し動作における信頼性の向上お
よび動作速度ケ向上することができる。さらに、絶縁層
12は、導電N49,11とによって構成される急峻な
段差形状を緩和するようになっており、その上部に設け
られる例えばアルミニウムからなる導tmの被着性7向
上できる。
りを生じることなく、導電層9と導電層11とによって
構成される容量値を低下することがなくなる。これによ
って、メモリセルの情報の書き込み動作における書き込
み効率ヲ向上し、読み出し動作における信頼性の向上お
よび動作速度ケ向上することができる。さらに、絶縁層
12は、導電N49,11とによって構成される急峻な
段差形状を緩和するようになっており、その上部に設け
られる例えばアルミニウムからなる導tmの被着性7向
上できる。
13は絶縁層12と接合し導電層11上部に設けられた
絶縁層である。n′?型半導体領域14は半導体素子が
形成されるべき領域の導電層9゜11両側部の半導体基
板5主面部に設けられる。
絶縁層である。n′?型半導体領域14は半導体素子が
形成されるべき領域の導電層9゜11両側部の半導体基
板5主面部に設けられる。
n+型半導体領域14はソース領域またはドレイン領域
としてまたはグランド線(GL)として使用され、EP
ROMおよびEPROMのメモリセルを構成するための
ものである。
としてまたはグランド線(GL)として使用され、EP
ROMおよびEPROMのメモリセルを構成するための
ものである。
EPROMのメモリセルM1すなわち、電界効果トラン
ジスタQは、主として、半導体基板5、その上部に絶縁
層8を介して設けられた導電層9、該導電層9上部に絶
縁層10Y介して設けられた導電層11および一対に設
けられた半導体領域14によって構成されている。
ジスタQは、主として、半導体基板5、その上部に絶縁
層8を介して設けられた導電層9、該導電層9上部に絶
縁層10Y介して設けられた導電層11および一対に設
けられた半導体領域14によって構成されている。
半導体素子等を覆うようにフィールド絶縁層6゜絶縁層
8,8A、12.13上部に半導体素子等とその上部に
設けられる導電層とY電気的に分離するために、絶縁層
15が設けられる。所定の半導体領域14上部の絶縁層
8A、15Y選択的に除去して接続孔16が絶縁層15
上部に設けられる導電層との電気的な接続をするために
設けられる。導電層17は接続孔16を介して所定の半
導体領域14と電気的に接続し、絶縁層15上部に前記
導電層(WL)11と変差するようにY方向に延在し複
数本設けられる。導電層17はEPR0Mのデータ線(
DL)Y構成するためのものである。
8,8A、12.13上部に半導体素子等とその上部に
設けられる導電層とY電気的に分離するために、絶縁層
15が設けられる。所定の半導体領域14上部の絶縁層
8A、15Y選択的に除去して接続孔16が絶縁層15
上部に設けられる導電層との電気的な接続をするために
設けられる。導電層17は接続孔16を介して所定の半
導体領域14と電気的に接続し、絶縁層15上部に前記
導電層(WL)11と変差するようにY方向に延在し複
数本設けられる。導電層17はEPR0Mのデータ線(
DL)Y構成するためのものである。
次に、メモリセルの導電#9.11の側部に設ける絶縁
層12において、情報となる電荷の保持特性の絶縁N7
i12膜厚依存性について説明する。
層12において、情報となる電荷の保持特性の絶縁N7
i12膜厚依存性について説明する。
第5図は、本発明の実施例Iを説明するための情報とな
る電荷の保持特性の絶縁層膜厚依存性を示す図であり、
第6図面乃至第6図(Qは、絶縁層膜厚を可変したEP
)tOMのメモリセル(モデル)の要部断面図である。
る電荷の保持特性の絶縁層膜厚依存性を示す図であり、
第6図面乃至第6図(Qは、絶縁層膜厚を可変したEP
)tOMのメモリセル(モデル)の要部断面図である。
第5図において、横軸は、情報となる電荷の保持特性の
温度依存性[1/ T(℃) ] Y示し、縦軸は、情
報となる電荷の保持時間の対数IJ’og(hr)IY
示すものである。データ(4)は、第6回置に示すモデ
ルにおけるもの、データ(Blは、第6図(Blに示す
モデルにおけるもの、データ+CIは、第6図(Qに示
すモデルにおけるものである。
温度依存性[1/ T(℃) ] Y示し、縦軸は、情
報となる電荷の保持時間の対数IJ’og(hr)IY
示すものである。データ(4)は、第6回置に示すモデ
ルにおけるもの、データ(Blは、第6図(Blに示す
モデルにおけるもの、データ+CIは、第6図(Qに示
すモデルにおけるものである。
第6図(5)乃至第6図(Qにおいて、第6図面は、セ
ルフアラインメントでバターニングした導電層9.11
乞覆う熱酸化技術によるち密な酸化シリコン層を形成し
ない場合のモデルを示す。第6図向は、セルフアライン
メントでバターニングした導電層9,10.ll’に覆
う熱酸化技術によるち密な酸化シリコン鳩12A”k、
絶縁層8の略2分の10膜厚で形成した場合のモデルを
示す。第6図1cIは、セルフアラインメントでバター
ニングした導電層9.IIY覆う熱酸化技術によるち密
な酸化シリコン層12BY、絶縁層8または絶縁層10
のうちどちらか薄い方の膜厚と同程度もしくはそれ以上
の膜厚で形成した場合のモデルを示す。
ルフアラインメントでバターニングした導電層9.11
乞覆う熱酸化技術によるち密な酸化シリコン層を形成し
ない場合のモデルを示す。第6図向は、セルフアライン
メントでバターニングした導電層9,10.ll’に覆
う熱酸化技術によるち密な酸化シリコン鳩12A”k、
絶縁層8の略2分の10膜厚で形成した場合のモデルを
示す。第6図1cIは、セルフアラインメントでバター
ニングした導電層9.IIY覆う熱酸化技術によるち密
な酸化シリコン層12BY、絶縁層8または絶縁層10
のうちどちらか薄い方の膜厚と同程度もしくはそれ以上
の膜厚で形成した場合のモデルを示す。
第5図および第6図面乃至第6図(C1から明らかなよ
うに、導電層9.11)k酸化シリコンff112Bで
覆うことによって、情報となる電荷の保持時間が向上さ
れる。
うに、導電層9.11)k酸化シリコンff112Bで
覆うことによって、情報となる電荷の保持時間が向上さ
れる。
本発明によれば、絶縁層8または絶縁層1oのうちどち
らか薄い方の膜厚と同程度もしくはそれ以上め膜厚を有
する酸化シリコン層12Bで導電層9.11’覆うこと
によって、導電層9に蓄積された電荷がその端部から半
導体基板5側または導電層11(18へリークすること
ン抑制し、情報となる電荷の保持特性を向上することが
できる。しかしながら、熱酸化技術によって酸化シリコ
ン層12Bya−形成した場合、長い熱処理工程ン必要
とするために、第6図(Qに点線で示すように1導電J
19,11端部に導を海9A、IIAのような持ち上り
2生じてしまう。導電層9,11端部の酸化膜の成長速
度が半導体主面5よりも速いために導電層9に比べ導電
層11の持ち上りが大き℃・力)らである。従って、本
実施例は、熱酸化技術による酸化シリコン層12BK変
えて、例えば、CVD技術で形成した酸化シリコン層を
焼き固めた絶縁層12yiI−用いる。そして、その膜
厚は、特に、絶縁層8または絶縁層10のうちどちらか
薄い万の膜厚と同程度もしくはそれよりも厚い万が好ま
しい。
らか薄い方の膜厚と同程度もしくはそれ以上め膜厚を有
する酸化シリコン層12Bで導電層9.11’覆うこと
によって、導電層9に蓄積された電荷がその端部から半
導体基板5側または導電層11(18へリークすること
ン抑制し、情報となる電荷の保持特性を向上することが
できる。しかしながら、熱酸化技術によって酸化シリコ
ン層12Bya−形成した場合、長い熱処理工程ン必要
とするために、第6図(Qに点線で示すように1導電J
19,11端部に導を海9A、IIAのような持ち上り
2生じてしまう。導電層9,11端部の酸化膜の成長速
度が半導体主面5よりも速いために導電層9に比べ導電
層11の持ち上りが大き℃・力)らである。従って、本
実施例は、熱酸化技術による酸化シリコン層12BK変
えて、例えば、CVD技術で形成した酸化シリコン層を
焼き固めた絶縁層12yiI−用いる。そして、その膜
厚は、特に、絶縁層8または絶縁層10のうちどちらか
薄い万の膜厚と同程度もしくはそれよりも厚い万が好ま
しい。
次に、本実施例の具体的な製造方法につ℃・て、その説
明をする。
明をする。
第71囚乃至第7図(山は、本発明の実施例Iの製造方
法を説明するための各製造工程におけるEPROMの要
部断面図、第8回置は、第7図(Blの■A−■A切断
線における断面図、第8図tBl &−1、第7図(Q
の■B−■B切断線における断面図、第8図(C)は、
第7図(J)の■C−■C切断線における断面図である
。第9図(8)乃至第9図(JIG家、本発明の実施例
1の製造方法を説明するための%製造工程におけるEF
ROMの周辺回路の要部断面図であり、周辺回路を構成
する絶縁ゲート型電界効果トランジスタ(以下、MIS
FETとX、hう)yrEPROMのメモリセルの各製
造工程に対応させて示したものである。
法を説明するための各製造工程におけるEPROMの要
部断面図、第8回置は、第7図(Blの■A−■A切断
線における断面図、第8図tBl &−1、第7図(Q
の■B−■B切断線における断面図、第8図(C)は、
第7図(J)の■C−■C切断線における断面図である
。第9図(8)乃至第9図(JIG家、本発明の実施例
1の製造方法を説明するための%製造工程におけるEF
ROMの周辺回路の要部断面図であり、周辺回路を構成
する絶縁ゲート型電界効果トランジスタ(以下、MIS
FETとX、hう)yrEPROMのメモリセルの各製
造工程に対応させて示したものである。
まず、シリコン単結晶からなるp−型の半導体基板5を
用意する。モして、半導体素子力1形成されるべき領域
間部の半導体基板5主面部に、フィールド絶縁層6を形
成し、フィールド絶縁層6下部の半導体基板5主面部に
、p型のチャネルストッパ領域7を形成する。フィール
ド絶縁N6A家、半導体基板5の選択的な熱酸化技術に
よって形成し、チャネルストッパ領域7は、イオン注入
技術によってp型の不純物ン導入し、該不純物を前記熱
酸化技術によって引き伸し拡散を施して形成すればよい
。そして、第7図(2)および第9回置に示すように、
半導体素子が形成されるべき領域の半導体基板5主面上
部に、絶縁層8を形成する。これは、例えば半導体基板
5の熱酸化によって形成し、ゲート絶縁層を構成し得る
ように、その膜厚ビ500 [A]程度にすればよい。
用意する。モして、半導体素子力1形成されるべき領域
間部の半導体基板5主面部に、フィールド絶縁層6を形
成し、フィールド絶縁層6下部の半導体基板5主面部に
、p型のチャネルストッパ領域7を形成する。フィール
ド絶縁N6A家、半導体基板5の選択的な熱酸化技術に
よって形成し、チャネルストッパ領域7は、イオン注入
技術によってp型の不純物ン導入し、該不純物を前記熱
酸化技術によって引き伸し拡散を施して形成すればよい
。そして、第7図(2)および第9回置に示すように、
半導体素子が形成されるべき領域の半導体基板5主面上
部に、絶縁層8を形成する。これは、例えば半導体基板
5の熱酸化によって形成し、ゲート絶縁層を構成し得る
ように、その膜厚ビ500 [A]程度にすればよい。
第7図(5)および第9回置に示す工程の後に、EPR
OMのメモリセルのフローティングゲート。
OMのメモリセルのフローティングゲート。
周辺回路のMISFETのゲート等を形成する。
このために、フィールド絶縁層6および絶縁N8上部に
製造プロセスにおける第1層目の導電層、例えば350
0[A]程度の膜厚を有する多結晶シリコン層を形成し
、王として、低抵抗化乞目的として高濃度のリンを熱拡
散技術またはイオン注入技術によって導入する。この多
結晶シリコン層に所定のパターンニングヲ施し、EFR
OMのメモリセルが形成されるべき領域では、フローテ
ィングゲートを構成する多結晶シリコン膚9B)k形成
し、周辺回路のNI 5FETが形成されるべき領域で
は、Ml 8FETのゲート電極9cを形成する。
製造プロセスにおける第1層目の導電層、例えば350
0[A]程度の膜厚を有する多結晶シリコン層を形成し
、王として、低抵抗化乞目的として高濃度のリンを熱拡
散技術またはイオン注入技術によって導入する。この多
結晶シリコン層に所定のパターンニングヲ施し、EFR
OMのメモリセルが形成されるべき領域では、フローテ
ィングゲートを構成する多結晶シリコン膚9B)k形成
し、周辺回路のNI 5FETが形成されるべき領域で
は、Ml 8FETのゲート電極9cを形成する。
そして、第7図(乃、第8図′囚および第9図(乃に示
すように、多結晶シリコン層9Bおよびゲート電極9C
4−覆うように、絶縁層10Aを形成する。
すように、多結晶シリコン層9Bおよびゲート電極9C
4−覆うように、絶縁層10Aを形成する。
これは、例えば多結晶シリコン層9Bの熱酸化によって
形成し、その膜厚w5oo cX+s度に形成すればよ
い。
形成し、その膜厚w5oo cX+s度に形成すればよ
い。
第7図(Bl、第8図(2)および第9図(B)に示す
工程の後に、第7図(Q、第8図Uおよび第9図(Qに
示すように、EPROMのメモリセルのコントロールゲ
ートおよびワード線(WL)を形成する。このために、
絶縁層10Aおよびフィールド絶縁層6上部に製造プロ
セスにおける第2#目の導を層、例えば35oo1’1
程度の膜厚を有し高濃度のリンン導入した多結晶シリコ
ン層11B’lk形成する。
工程の後に、第7図(Q、第8図Uおよび第9図(Qに
示すように、EPROMのメモリセルのコントロールゲ
ートおよびワード線(WL)を形成する。このために、
絶縁層10Aおよびフィールド絶縁層6上部に製造プロ
セスにおける第2#目の導を層、例えば35oo1’1
程度の膜厚を有し高濃度のリンン導入した多結晶シリコ
ン層11B’lk形成する。
第7図(Q、第8図(旬および第9図(Qに示す工程の
後に、EFROMのメモリセルが形成されるべき領域に
おいて、多結晶シリコン層11B、絶縁層10Aおよび
多結晶シリコン#9Ba−パターニンクシ、コントロー
ルゲート(CG)およヒワード線(WL)となる導電層
重1と、70−テイングゲー)(FG)となる導電層9
と、それらの間に存在する絶縁mioを形成する。そし
て、第7図(Dおよび第9図(Illに示すように、導
電層9下部以外の絶縁層8とゲート電極9C下部以外の
絶縁1−8およびそれを覆うように設けられた絶縁層1
0AY選択的に除去して、導電層11上面部。
後に、EFROMのメモリセルが形成されるべき領域に
おいて、多結晶シリコン層11B、絶縁層10Aおよび
多結晶シリコン#9Ba−パターニンクシ、コントロー
ルゲート(CG)およヒワード線(WL)となる導電層
重1と、70−テイングゲー)(FG)となる導電層9
と、それらの間に存在する絶縁mioを形成する。そし
て、第7図(Dおよび第9図(Illに示すように、導
電層9下部以外の絶縁層8とゲート電極9C下部以外の
絶縁1−8およびそれを覆うように設けられた絶縁層1
0AY選択的に除去して、導電層11上面部。
ゲート電極9C上面部および半導体基板50所定上面部
を露出させる。
を露出させる。
第7図(至)および第9図■IK示す工程の後に、第7
図の)および第9図(E)に示すように、全面に絶縁I
葎12Aを形成する。これは、例えば、CVD技術によ
る酸化シリコン層によって形成し、その膜厚を5000
〜10000[A’1程度JCjればよい。
図の)および第9図(E)に示すように、全面に絶縁I
葎12Aを形成する。これは、例えば、CVD技術によ
る酸化シリコン層によって形成し、その膜厚を5000
〜10000[A’1程度JCjればよい。
第7図(Dおよび第9図(Elに示す工程の後に、絶縁
層12Aにその形成された膜厚分に相当するりアクティ
ブイオンエツチング等の異方性エツチングを施す。第7
図「)および第9図(月に示すように、導電層9i 1
1側部に、絶縁層8,10を覆い導を層11上面部に達
する絶縁層12Bが形成され、ゲート電極9C側部に、
その上面部に達する絶縁層12Bが形成される。絶縁層
12Bは、絶縁層8.10のうち薄い万の膜厚と同程度
もしくはそれ以上の膜厚で形成される。
層12Aにその形成された膜厚分に相当するりアクティ
ブイオンエツチング等の異方性エツチングを施す。第7
図「)および第9図(月に示すように、導電層9i 1
1側部に、絶縁層8,10を覆い導を層11上面部に達
する絶縁層12Bが形成され、ゲート電極9C側部に、
その上面部に達する絶縁層12Bが形成される。絶縁層
12Bは、絶縁層8.10のうち薄い万の膜厚と同程度
もしくはそれ以上の膜厚で形成される。
97図[F]および第9図(11に示す工程の後に、熱
処理ン施すことによって第7図(qおよびWJ9図0忙
示すように、絶縁膜12Bを焼き固めること(デンシフ
ァイ)によってち密化した絶縁層12を形成する。同時
K、ソース領域またはドレイン領域として使用される半
導体領域が形成されるべき領域となる半導体基板5主面
上部に絶縁層8Aが形成され、導を層11およびゲート
電極9C上部に絶縁層13が形成される。絶縁N13は
、半導体領域形成のために導入する不純物のマスク。
処理ン施すことによって第7図(qおよびWJ9図0忙
示すように、絶縁膜12Bを焼き固めること(デンシフ
ァイ)によってち密化した絶縁層12を形成する。同時
K、ソース領域またはドレイン領域として使用される半
導体領域が形成されるべき領域となる半導体基板5主面
上部に絶縁層8Aが形成され、導を層11およびゲート
電極9C上部に絶縁層13が形成される。絶縁N13は
、半導体領域形成のために導入する不純物のマスク。
EPROMの電気的特性に影響Z与える不要な不純物に
よる汚染防止等をするためのものである。
よる汚染防止等をするためのものである。
前記熱処理工程は、例えば800〜850[℃1程度の
スチーム酸化技術を用いればよい。これによれば、導電
7111. ゲート電極9C上面部の絶縁層13は、5
00 [A)程度の膜厚で形成される。
スチーム酸化技術を用いればよい。これによれば、導電
7111. ゲート電極9C上面部の絶縁層13は、5
00 [A)程度の膜厚で形成される。
また、第7図(D、第9図(Dに示す工程の後K、熱酸
化技術によって、導電層9.11およびゲート電極9C
Y覆う薄い絶縁層(膜厚としては、例えば300 [A
]程度以下)′(I−形成した後に、絶縁層12’Jk
形成することによって、導電層9,11およびゲート電
極9Cと絶縁層12との密着性Zより向上することかで
きる。なお、本実施例は、絶l#N12の形成工程と同
時に絶縁層8A、13が形成できるので、製造プロセス
において有利である。
化技術によって、導電層9.11およびゲート電極9C
Y覆う薄い絶縁層(膜厚としては、例えば300 [A
]程度以下)′(I−形成した後に、絶縁層12’Jk
形成することによって、導電層9,11およびゲート電
極9Cと絶縁層12との密着性Zより向上することかで
きる。なお、本実施例は、絶l#N12の形成工程と同
時に絶縁層8A、13が形成できるので、製造プロセス
において有利である。
第7図0および第9図tGlに示す工程の後に、第7図
0および第9図頭に示すように、王として、絶縁層12
.13およびフィールド絶縁#6ン不純物導入のための
マスクとして用い、半導体素子が形成されるべき領域の
導電層9,11およびゲート電極9C両側部の絶縁層8
A’a’介した半導体基板5主面部に、ソース領域また
はドレイン領域として使用されるn1型の半導体領域1
4y!1′形成する。これは、例えば、lXl0”[原
子個/cIil)程度のヒ素イオン不純物ン、70〜9
0[KeV]程度のエネルギのイオン注入技術によって
形成すればよい。絶縁層12によってEPROMのメモ
リセルおよび周辺回路のMI 5FETのチャネルが形
成されるべき領域への拡散量が低減される。
0および第9図頭に示すように、王として、絶縁層12
.13およびフィールド絶縁#6ン不純物導入のための
マスクとして用い、半導体素子が形成されるべき領域の
導電層9,11およびゲート電極9C両側部の絶縁層8
A’a’介した半導体基板5主面部に、ソース領域また
はドレイン領域として使用されるn1型の半導体領域1
4y!1′形成する。これは、例えば、lXl0”[原
子個/cIil)程度のヒ素イオン不純物ン、70〜9
0[KeV]程度のエネルギのイオン注入技術によって
形成すればよい。絶縁層12によってEPROMのメモ
リセルおよび周辺回路のMI 5FETのチャネルが形
成されるべき領域への拡散量が低減される。
導電層9と半導体領域14およびゲート電極9Cと半導
体領域14と忙よって構成さjるεラー容量が低減され
る。従って、EPROMおよびその周辺回路における動
作速度を向上することができる。半導体領域14は、前
記絶縁層12の形成後に形成され、それ以後に長い熱処
理工程は製造プロセスに無いので、必要以上の引き伸は
−し揮散は施されない。従って、充分な実効チャネル長
?得ることができるので、短チャンネル効果を防止する
ことができる。
体領域14と忙よって構成さjるεラー容量が低減され
る。従って、EPROMおよびその周辺回路における動
作速度を向上することができる。半導体領域14は、前
記絶縁層12の形成後に形成され、それ以後に長い熱処
理工程は製造プロセスに無いので、必要以上の引き伸は
−し揮散は施されない。従って、充分な実効チャネル長
?得ることができるので、短チャンネル効果を防止する
ことができる。
第7図頭および第9図頭に示す工程の後に、第7図山お
よび第9図(1)に示すように、全面に絶縁層15Y形
成する。これは、例えばグラス70−によってその上面
部の平均化ができるフォス7才シリケートガラス層(P
SG)’a’用いればよい。
よび第9図(1)に示すように、全面に絶縁層15Y形
成する。これは、例えばグラス70−によってその上面
部の平均化ができるフォス7才シリケートガラス層(P
SG)’a’用いればよい。
導電層9.11およびゲート電極9Cによる急峻な段差
形状は、急峻な段差形状を緩和することのできる絶縁層
12によって緩和されているので、絶縁層15の上面部
はより平坦化されるようになっている。
形状は、急峻な段差形状を緩和することのできる絶縁層
12によって緩和されているので、絶縁層15の上面部
はより平坦化されるようになっている。
第7図山および第9図(IIに示す工程の後に、所定の
半導体領域14上部の絶縁層8A、15’Y選択的に除
去し、接続孔16を形成する。そして、第7図(J)、
第8図(0および第9図(Jlに示すように、接続孔1
6ン弁して所定の半導体領域14と電気的に接続するよ
うに、絶縁層15上部に製造プロセスにおける第3層目
の導電層17.17AYi成する。これは、例えばスパ
ッタ蒸着技術によるアルミニウム層を用いればよい。ア
ルミニウム層は、比較的低い抵抗値を有しているが、急
峻な段差部における被着性が悪い。しかしながら、絶縁
1−15上面部は前述したようにその上面部が平坦化さ
れているので、アルミニウム層の被着性は良好であり、
多層配線技術における信頼性を向上することができろ。
半導体領域14上部の絶縁層8A、15’Y選択的に除
去し、接続孔16を形成する。そして、第7図(J)、
第8図(0および第9図(Jlに示すように、接続孔1
6ン弁して所定の半導体領域14と電気的に接続するよ
うに、絶縁層15上部に製造プロセスにおける第3層目
の導電層17.17AYi成する。これは、例えばスパ
ッタ蒸着技術によるアルミニウム層を用いればよい。ア
ルミニウム層は、比較的低い抵抗値を有しているが、急
峻な段差部における被着性が悪い。しかしながら、絶縁
1−15上面部は前述したようにその上面部が平坦化さ
れているので、アルミニウム層の被着性は良好であり、
多層配線技術における信頼性を向上することができろ。
これら一連の製造工程によって、本実施例のEPROM
は完成する。なお、この後に、保護膜等の処理工程を施
してもよい。
は完成する。なお、この後に、保護膜等の処理工程を施
してもよい。
また、第7図(F′)で形成した絶縁層12Bは、第7
図頭に示すようKしてもよい。
図頭に示すようKしてもよい。
第7図頭は、本発明のその他の実施例Iの製造方法を説
明するための各製造工程におけるEPROMの要部断面
図である。
明するための各製造工程におけるEPROMの要部断面
図である。
すなわち、第7図[F]K示す工程の後K、絶縁層12
Aの異方性エツチング量を制御し、第7図頭に示すよう
に、絶縁$8.IOY覆う絶縁層12C7形成してもよ
い。
Aの異方性エツチング量を制御し、第7図頭に示すよう
に、絶縁$8.IOY覆う絶縁層12C7形成してもよ
い。
なお、前述の説明では、CVD技術による酸化シリコン
層で絶縁層12を形成したが、スノくツタ技術、プラズ
マCVD技術による酸化シリコン層あるいはグラスフロ
ーを生じない程度の低濃度の7オスフオシリケートガラ
ス層Y焼き固め(デンシファイ)して絶縁層12を形成
してもよい。
層で絶縁層12を形成したが、スノくツタ技術、プラズ
マCVD技術による酸化シリコン層あるいはグラスフロ
ーを生じない程度の低濃度の7オスフオシリケートガラ
ス層Y焼き固め(デンシファイ)して絶縁層12を形成
してもよい。
また、前述の説明では、EFROMの周辺回路のMIS
FET1−構成するゲート電極9C”i’製造プロセス
における第1層目の導電層によって形成したが、製造プ
ロセスにおける第2層目の導電膚によって形成してもよ
い。
FET1−構成するゲート電極9C”i’製造プロセス
における第1層目の導電層によって形成したが、製造プ
ロセスにおける第2層目の導電膚によって形成してもよ
い。
〔実施例■〕
次に、前記実施例Iと異なる具体的な製造方法について
、その説明をする。
、その説明をする。
第10図(2)乃至第10図(Dは、本発明の実施例■
の製造方法を説明するための各製造工程におけるEPR
OMの要部断面図である。
の製造方法を説明するための各製造工程におけるEPR
OMの要部断面図である。
前記実施例■の第7図(Qに示す工程の後に、熱処理工
程ケ施し、第10図(5)に示すように、絶縁層12A
をち密化した絶縁層12EY形成する。
程ケ施し、第10図(5)に示すように、絶縁層12A
をち密化した絶縁層12EY形成する。
ソース領域またはドレイン領域である半導体領域ケ形成
前であるので、例えば800〜10001−℃]程度の
比較的高温度のスチームまたはドライ02rm化技術に
よって形成できる。
前であるので、例えば800〜10001−℃]程度の
比較的高温度のスチームまたはドライ02rm化技術に
よって形成できる。
第10図(Alに示す工程の後に、実施例■と同様に異
方性のエツチングを施し、第10図(BIVc示すよう
に、絶縁層12を形成する。
方性のエツチングを施し、第10図(BIVc示すよう
に、絶縁層12を形成する。
第10図(匂に示す工程の後に、熱処理工程Z施し、第
10図(C1に示すように、絶縁層8A、131ご形成
する。
10図(C1に示すように、絶縁層8A、131ご形成
する。
第10図1cI K示す工程の後に、第10図0に示す
ように、絶縁層8Aン介した半導体基板5王面部に、ソ
ース領域またはドレイン領域として使用されるn+型の
半導体領域14’Y形成する。
ように、絶縁層8Aン介した半導体基板5王面部に、ソ
ース領域またはドレイン領域として使用されるn+型の
半導体領域14’Y形成する。
第10図0]K示す工程の後に、前記実施例Iの第7図
(幻に示す工程およびそれ以後の工程Z施せばよい。
(幻に示す工程およびそれ以後の工程Z施せばよい。
これら一連の製造工程によって、本実施例のEFROM
は完成する。
は完成する。
〔実施例■]
まず、本実施例の具体的な構造について、その説明をす
る。
る。
第11図は、本発明の実施例■の構造を説明するための
EFROMの要部断面図、第12図は、第11図の店−
■切断線における断面図である。
EFROMの要部断面図、第12図は、第11図の店−
■切断線における断面図である。
第41図および第12図において、14AはEPROM
のメモリセルとなる電界効果トランジスタのチャネルが
形成されるべき領域と半導体領域14と電気的に接続し
てそれとの間の半導体基板5主面部に設けられy:n−
型の半導体領域である。
のメモリセルとなる電界効果トランジスタのチャネルが
形成されるべき領域と半導体領域14と電気的に接続し
てそれとの間の半導体基板5主面部に設けられy:n−
型の半導体領域である。
これは、例えば、半導体領域14’Y設けたとき姥、絶
縁N12によってチャネルが形成されるべき領域への引
き伸し拡散量が充分でない場合、また、電界効果トラン
ジスタのドレイン領域となる半導体領域14と半導体基
板5との接合耐圧Z向上する場合に、それらを解決する
ものとして有効である。
縁N12によってチャネルが形成されるべき領域への引
き伸し拡散量が充分でない場合、また、電界効果トラン
ジスタのドレイン領域となる半導体領域14と半導体基
板5との接合耐圧Z向上する場合に、それらを解決する
ものとして有効である。
次に、本実施例の具体的な製造方法について、その説明
をする。
をする。
第13図は、本発明の実施例■の製造方法を説明するた
めの要部製造工程におけるEPROMの要部断面図であ
る。
めの要部製造工程におけるEPROMの要部断面図であ
る。
前記実施例Iの第7図のに示す工程の後に、王として、
導電層11.フィールド絶縁層6′1ft不純物導入の
ためのマスクとして用い、第13図に示すように、導電
層9,11両側部の半導体基板5主面部に、n−型の半
導体領域14AY形成する。
導電層11.フィールド絶縁層6′1ft不純物導入の
ためのマスクとして用い、第13図に示すように、導電
層9,11両側部の半導体基板5主面部に、n−型の半
導体領域14AY形成する。
これは、例えば、lXl0”〜lXl01!j[原子個
/Cml〕程度のヒ素イオン不純物またはリンイオン不
純物を用い、70〜90 [KeV]程度のエネルギの
イオン注入技術によって形成すれはよい。
/Cml〕程度のヒ素イオン不純物またはリンイオン不
純物を用い、70〜90 [KeV]程度のエネルギの
イオン注入技術によって形成すれはよい。
また、半導体領域14AY形成すべき不純物の導入に際
し、導電層9,11および半導体基板5主面上部にそれ
らt覆う耐不純物導入のためのマスクとなる絶縁層を設
け、熱拡散等による不純物の導入後に、前記絶縁層を除
去してもよい。
し、導電層9,11および半導体基板5主面上部にそれ
らt覆う耐不純物導入のためのマスクとなる絶縁層を設
け、熱拡散等による不純物の導入後に、前記絶縁層を除
去してもよい。
第13図に示す工程の後に、前記実施例Iの第7図■に
示す工程およびそれ以後め工程ン施せばよい。
示す工程およびそれ以後め工程ン施せばよい。
これら一連の工程によって、本実施例のEFROMは完
成する。
成する。
なお、本実施例は、前記実施例Iに限定されるものでは
なく、前記実施例…の製造方法を適用してもよい。
なく、前記実施例…の製造方法を適用してもよい。
本実施例では、前記実施例Iの第9図(2)〜第9図t
Jlで示した周辺回路のMISFETンも同様の構造と
することができる。すなわち、第9図(Dに示す状態で
第13図の工程と同時Kn−型半導体領域を形成する。
Jlで示した周辺回路のMISFETンも同様の構造と
することができる。すなわち、第9図(Dに示す状態で
第13図の工程と同時Kn−型半導体領域を形成する。
この後、第9図に示す工程に従えば、周辺回路のMIS
FETのソース領域およびドレイン領域は、n+型半導
体領域14とn−型半導体領域14Aとで構成される。
FETのソース領域およびドレイン領域は、n+型半導
体領域14とn−型半導体領域14Aとで構成される。
これによって、MI 5FETの接合のブレークダウン
電圧の向上、ホットキャリア発生の抑制等の効果が得ら
れる。
電圧の向上、ホットキャリア発生の抑制等の効果が得ら
れる。
し実施例■〕
まず、本実施例の具体的な構造について、その説明暑す
る。
る。
第14図は、本発明の実施例■の構造を説明するための
EFROMの要部断面図、第15図は、第14図のxv
−xv切断線における断面図である。
EFROMの要部断面図、第15図は、第14図のxv
−xv切断線における断面図である。
11Cは絶縁層10を介して導!#9上部に設けられた
導電層11Cは、半導体素子が形成されるべき領域すな
わち導電層9上部ではEPROMのメモリセルのコント
ロールゲー)(CG)’&構成し、それ以外の部分では
EFROMのワード線(WL)’a−構成するためのも
のである。導電層11Cは、多結晶シリコン#lID上
部に、それよりも低い抵抗値ヲ有スるモリブデン、タン
グステン、タンタル、チタン等の高融点金属とシリコン
との化合物であるシリサイド層11E’に被着して構成
されている。これによって、EPROMの動作速度を向
上することができる。導電層11Cは、シリサイド層1
1Eのみ、あるいは、高融点金属層によって構成しても
よい。14Bは半導体領域14主面部に設けられたシリ
サイド層であり、半導体領域14の抵抗値ン低減し、E
FROMの動作速度を向上するためのものである。
導電層11Cは、半導体素子が形成されるべき領域すな
わち導電層9上部ではEPROMのメモリセルのコント
ロールゲー)(CG)’&構成し、それ以外の部分では
EFROMのワード線(WL)’a−構成するためのも
のである。導電層11Cは、多結晶シリコン#lID上
部に、それよりも低い抵抗値ヲ有スるモリブデン、タン
グステン、タンタル、チタン等の高融点金属とシリコン
との化合物であるシリサイド層11E’に被着して構成
されている。これによって、EPROMの動作速度を向
上することができる。導電層11Cは、シリサイド層1
1Eのみ、あるいは、高融点金属層によって構成しても
よい。14Bは半導体領域14主面部に設けられたシリ
サイド層であり、半導体領域14の抵抗値ン低減し、E
FROMの動作速度を向上するためのものである。
次に、本実施例の具体的な製造方法について、その説明
tする。
tする。
第16回置乃至第16図(Qは、本発明の実施例■の第
1製造方法を説明するための各製造工程におけるEPR
OMの要部断面図である。
1製造方法を説明するための各製造工程におけるEPR
OMの要部断面図である。
前記実施例■の第10図Uに示す工程の後に、第16回
置に示すように、半導体基板5主面部に、ソース領域ま
たはドレイン領域として使用されるn+iの半導体領域
14を形成する。
置に示すように、半導体基板5主面部に、ソース領域ま
たはドレイン領域として使用されるn+iの半導体領域
14を形成する。
第16回置に示す工程の後に、第16図(BIK示すよ
うに、例えば選択CVD(又はMOCVD)技術により
て、導電層11上部および半導体領域14上部に選択的
に高融点金属層14CY形成する。高融点金属層14C
は、例えば4ングステン(W)7用いればよい。
うに、例えば選択CVD(又はMOCVD)技術により
て、導電層11上部および半導体領域14上部に選択的
に高融点金属層14CY形成する。高融点金属層14C
は、例えば4ングステン(W)7用いればよい。
第16図(Blに示す工程の後に、熱処理技術によって
、第16図(C1に示すように、その下部を多結晶シリ
コン層11Dとして残し導電層11の上部乞シリサイド
層LIEに形成し、さらに、半導体領域14の王面部を
シリサイド層14BK形成する。
、第16図(C1に示すように、その下部を多結晶シリ
コン層11Dとして残し導電層11の上部乞シリサイド
層LIEに形成し、さらに、半導体領域14の王面部を
シリサイド層14BK形成する。
第16図(Qに示す工程の後に、前記実施例Iの第7図
山に示す工程およびそれ以後の工程ン施せばよい。
山に示す工程およびそれ以後の工程ン施せばよい。
こハら一連の製造工程によって、本実施例のEPROM
は完成する。
は完成する。
@17図(2)および第17図(Blは、本発明の実施
例■の第2製造方法ケ説明するための各製造工程におけ
るEFROMの要部断面図である。
例■の第2製造方法ケ説明するための各製造工程におけ
るEFROMの要部断面図である。
前記第1英造方法の第16図(5)に示す工程の後に、
第17回置に示すように、例えばスパッタ技術によって
、全面に高融点金属層(例えばTi、 W。
第17回置に示すように、例えばスパッタ技術によって
、全面に高融点金属層(例えばTi、 W。
Ta、 Mo ) 14 DY影形成る。
第17図(AJK、示す工程の後に、熱処理技術によっ
て、第17図(Blに示すように、露出したシリコンと
高融点金属層14Dとン反応させ、導電層11上部をそ
の下部を多結晶シリコン層11Dとして残しシリサイド
層11Eに形成し、さらに、半導体領域14王面部をシ
リサイド#14Bに形成する。そし、て、この後に、シ
リサイド化していない高融点金属層14D’に選択的に
除去する。
て、第17図(Blに示すように、露出したシリコンと
高融点金属層14Dとン反応させ、導電層11上部をそ
の下部を多結晶シリコン層11Dとして残しシリサイド
層11Eに形成し、さらに、半導体領域14王面部をシ
リサイド#14Bに形成する。そし、て、この後に、シ
リサイド化していない高融点金属層14D’に選択的に
除去する。
この後、前記実施例Iの第7図(1)に示す工程および
それ以後の工程2施せはよい。
それ以後の工程2施せはよい。
これら一連の製造工程によって、本実施例のEPROM
は完成する。
は完成する。
また、本実施例を前記実施例■に適用してもよ()。
第18図および第19図は、本発明の実施例■ ゛の具
体的な構造ン説明するためのEFROMの要部断面図で
ある。
体的な構造ン説明するためのEFROMの要部断面図で
ある。
本実施例は、前記実施例における絶縁層12Y形成する
のではなく、焼き固めち密化した酸化シリコン層である
絶縁層12E″4g:そのまま利用したものである。
のではなく、焼き固めち密化した酸化シリコン層である
絶縁層12E″4g:そのまま利用したものである。
し効果〕
フローティングゲートとなる第4の導電層を有する電界
効果トランジスタを備えた半導体集積回路装置において
、以下に述べる効果を得ることができる。
効果トランジスタを備えた半導体集積回路装置において
、以下に述べる効果を得ることができる。
(11、第1の導電層の側部に、少なくとも電界効果ト
ランジスタY構成するゲート絶*N’fr:覆うように
、例えば焼き固めた酸化シリコン層からなる第1の絶縁
#を設けることによって、前記第1の導′Wt層に蓄積
される情報となる電荷の半導体基板側へのリーク現象を
抑制することができるので、電界効果トランジスタの情
報となる電荷の保持特性乞向上することができる。
ランジスタY構成するゲート絶*N’fr:覆うように
、例えば焼き固めた酸化シリコン層からなる第1の絶縁
#を設けることによって、前記第1の導′Wt層に蓄積
される情報となる電荷の半導体基板側へのリーク現象を
抑制することができるので、電界効果トランジスタの情
報となる電荷の保持特性乞向上することができる。
(2)、第1の導電層の側部に、少なくともゲート絶縁
層2覆い、かつ、それよりも膜厚の厚い第1の絶縁層を
設けることによって、前記第1の導電層に蓄積される情
報となる電荷の半導体基板側へのリーク現象を抑制する
ことができるので、電界効果トランジスタの情報となる
電荷の保持特性Z向上することができる。
層2覆い、かつ、それよりも膜厚の厚い第1の絶縁層を
設けることによって、前記第1の導電層に蓄積される情
報となる電荷の半導体基板側へのリーク現象を抑制する
ことができるので、電界効果トランジスタの情報となる
電荷の保持特性Z向上することができる。
(3)、第1の導電層と、その上部に層間絶縁層ン介し
てコントロールゲートとなる第2の導電層とを有する導
電層により構成されてなる電界効果トランジスタを備え
、前記導電層の側部に、少なくともゲート絶縁層と層間
絶縁層とを覆うように、第1の絶縁層を設けることによ
って、前記w、1ノ導電層に蓄積される情報となる電荷
の半導体基板側及びコントロールゲート側へのリーク現
象を抑制することができるので、電界効果トランジスタ
の情報となる電荷の保持特性ケ向上することができ、か
つ、特に第2の導電層の端部における持ち上りt防止す
ることができるので、第1の導電層と第2の導電層とに
よって構成される寄生容量値の低下を抑制することがで
きる。
てコントロールゲートとなる第2の導電層とを有する導
電層により構成されてなる電界効果トランジスタを備え
、前記導電層の側部に、少なくともゲート絶縁層と層間
絶縁層とを覆うように、第1の絶縁層を設けることによ
って、前記w、1ノ導電層に蓄積される情報となる電荷
の半導体基板側及びコントロールゲート側へのリーク現
象を抑制することができるので、電界効果トランジスタ
の情報となる電荷の保持特性ケ向上することができ、か
つ、特に第2の導電層の端部における持ち上りt防止す
ることができるので、第1の導電層と第2の導電層とに
よって構成される寄生容量値の低下を抑制することがで
きる。
(4)、前記(3)によって、寄生容量値の低下を抑制
できるので、情報の書き込みおよび読み出し動作におけ
る信頼性と動作速度とを向上することができる。
できるので、情報の書き込みおよび読み出し動作におけ
る信頼性と動作速度とを向上することができる。
(5)、前記導電層側部に、その急峻な段差形状を緩和
することのできる前記第1の絶縁層Y設けることによっ
て、その上部に設けられる絶縁71上面部が平坦化でき
るので、絶縁層上面部に設けられる上層の導電層の被着
性を向上することができる。
することのできる前記第1の絶縁層Y設けることによっ
て、その上部に設けられる絶縁71上面部が平坦化でき
るので、絶縁層上面部に設けられる上層の導電層の被着
性を向上することができる。
(6)、電界効果トランジスタの前記導電層側部および
それ以外例えばMISFETのゲート電極側部に、それ
らの急峻な段差形状を緩和することのできる前記第1の
絶縁層を設けることによって、それらの上部に設けられ
る絶縁層上面部が平坦化できるので、絶縁層上面部に設
けられる上層の導電層の被着性を向上することができる
。
それ以外例えばMISFETのゲート電極側部に、それ
らの急峻な段差形状を緩和することのできる前記第1の
絶縁層を設けることによって、それらの上部に設けられ
る絶縁層上面部が平坦化できるので、絶縁層上面部に設
けられる上層の導電層の被着性を向上することができる
。
(7)、前記導電層側部に第1の絶縁層を形成した後に
、ソース領域またはドレイン領域として使用される一対
の半導体領域を形成することによって、半導体領域の不
要な引き伸し拡散を生じるような長い熱処理工程はなく
なるので、浅い接合深さl有する半導体領域を設けるこ
とができる。
、ソース領域またはドレイン領域として使用される一対
の半導体領域を形成することによって、半導体領域の不
要な引き伸し拡散を生じるような長い熱処理工程はなく
なるので、浅い接合深さl有する半導体領域を設けるこ
とができる。
(8)、前記(7)および第1の絶縁層によって、半導
体領域は、電界効果トランジスタのチャネルが形成され
るべき領域への不要な引き伸し拡散量は抑制され、充分
な実効チャネル長ン得ることができるので、短チャンネ
ル効果を防止することができる。
体領域は、電界効果トランジスタのチャネルが形成され
るべき領域への不要な引き伸し拡散量は抑制され、充分
な実効チャネル長ン得ることができるので、短チャンネ
ル効果を防止することができる。
(9)、前記(7)および第1の絶縁層によって、半導
体領域は、電界効果トランジスタのチャネルが形成され
るべき領域への不要な引き伸し拡散量は抑制されるので
、前記第1の導電層と半導体領域とにより構成されるミ
ラー容量ヶ低減することができる。
体領域は、電界効果トランジスタのチャネルが形成され
るべき領域への不要な引き伸し拡散量は抑制されるので
、前記第1の導電層と半導体領域とにより構成されるミ
ラー容量ヶ低減することができる。
住〔、前記(9)によって、ミラー容量を低減すること
ができるので、動作速度乞向上することができる。
ができるので、動作速度乞向上することができる。
αυ、前記(11乃至(6)および(8)によって、情
報となる電荷の保持特性の向上、上層の導電層の被着性
の向上および短チャンネル効果ン防止することができる
ので、半導体集積回路装置の信頼性を向上することがで
きる。
報となる電荷の保持特性の向上、上層の導電層の被着性
の向上および短チャンネル効果ン防止することができる
ので、半導体集積回路装置の信頼性を向上することがで
きる。
(Iz、前記(41,(7)および(9)によって、半
導体集積回路装置の動作速度を向上することができる。
導体集積回路装置の動作速度を向上することができる。
0、前記(11乃至+41. (7)、 (8)および
αDによって、その信頼性ケ著しく向上できるので、半
導体集積回路装置の高集積化が可能となる0 以上、本発明者によってなされた発明を前記実施例にも
とつき具体的に説明したが、本発明は前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。 “ 例えは、前記実施例は半導体基板にEPROMのメモリ
セルン設けた場合につい【説明したが、半導体基板にウ
ェル領域を設け、該ウェル領域にEFROMのメモリセ
ルン設けてもよい。
αDによって、その信頼性ケ著しく向上できるので、半
導体集積回路装置の高集積化が可能となる0 以上、本発明者によってなされた発明を前記実施例にも
とつき具体的に説明したが、本発明は前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。 “ 例えは、前記実施例は半導体基板にEPROMのメモリ
セルン設けた場合につい【説明したが、半導体基板にウ
ェル領域を設け、該ウェル領域にEFROMのメモリセ
ルン設けてもよい。
また、前記実施例はフローティングゲートとコントロー
ルゲートとt有するEFROMのメモリセ)Vについて
説明したが、これに限定されるものではなく、フローテ
ィングゲートのみを有するメモリセルであってもよい。
ルゲートとt有するEFROMのメモリセ)Vについて
説明したが、これに限定されるものではなく、フローテ
ィングゲートのみを有するメモリセルであってもよい。
また、前記実施例はEPROMの周辺回路としてMIS
FE’l’Y用いて説明したが、相補型のMISFET
、バイポーラトランジスタであってもJ:X、1゜
FE’l’Y用いて説明したが、相補型のMISFET
、バイポーラトランジスタであってもJ:X、1゜
第1図は、本発明の実施例■の概!!す説明するための
EFROMの要部を示す等価回路図、第2図は、本発明
の実施例I’Y説明するためのEFROM+7)要部平
面図、 第3図は、第2図のill −1[切断線における断面
図、 第4図は、第2図のIV −ff切断線における断面図
、 第5図は、本発明の実施例■Y説明するための情報とな
る電荷の保持特性の絶縁層膜厚依存性y示す図、 第6回置乃至第6図1cIは、絶縁層膜厚を可変し製造
方法ン説明するための各製造工程におけるEPROMの
要部断面図、 第8図面は、第7図(Blの■A−■A切断線における
断面図、 第8図(B)は、第7図(Qの■B−■B切断線におけ
る断面図、 第8図(0は、第7図(ill7)VIC−■C切断線
&1ける断面図、 第9図(2)乃至第9図(Jlは、本発明の実施例1の
製造方法乞説明するための各製造−L程におけるEPR
OMの周辺回路の要部断面図、 第7図「)および第7図■は、本発明のその他の実施例
■の製造方法を説明するための各製造工程におけるEF
ROMの要部断面図、 第10図(5)乃至第10図(1))は、本発明の実施
例Uの製造方法を説明するための各製造工程におけるE
FROMの要部断面図、 第11図は、本発明の実施例111馨説明するためのE
FROMの要部断面図、 第12図は、第11図の■−■切断線における断面図、 第13図は、本発明の実施例■の製造方法を説明するた
めの要部製造]L程におけるEPROMの要部断面図、 第14図は、本発明の実施例IVg睨明するためのEF
ROMの要部断面図、 !15図は、第14図のXV−XV切断線における断面
図、 第16回置乃至第16図(Qは、本発明の実施例■の第
1製造方法χ説明するための各m造工程におけるEPR
OMの要部断面図、 第17図面および第17図上は、本発明の実施例■の第
2製造方法ケ説明するための各製造工程におけるEPR
OMの要部断面図、 W、18図および第19図は、本発明の実施例Vの具体
的な構造を説明する乱めのEPROMの要部断面図であ
る。 図中、1・・・X−デコーダ、2・・・Y−−7’コー
ダ、3・・・書き込み回路、4・・・センスアンプ、5
・・・半導体基板、6・・・フィールド絶縁層、7・・
・チャネルストッパ領域、8.8A、10.IOA、1
2゜12A乃至12B、13.15・・・絶縁層、9゜
9A、11.IIA、IIC,17,17A・・・導電
層、9B、IIB、IID・・・多結晶シリコン層、9
C・・・ゲート電極、IIE、14B・・・シリサイド
層、14,14A・・・半導体領域、14C,14D・
・・高融点金属層、16・・・接続孔、WL・・・ワー
ド線、DL・・・データ線、MC・・・メモリセル、Q
・・・電界効果トランジスタ、FG・・・70−ティン
グゲート、CG・・・コントロールゲートである。 第 1 図 第 2 図 第 3 図 第 4 図 第 5 図 第 7 図 第 7 図 (B) 第 7 図 (c) 第 7 図 (Dン 第 7 図 tF) 第 7 図 (F) /(/’) 第 7 図 (ケ2 第 7 図 (H 第 7 図 とI) 第 7 図 第 7 図 (K) 第 8 図 とAノ 第 8 図 第 9 図 第 9 図 第 9 図 (C) 第 9 図 (1)) 第 9 図 (ξン 第 9 図 (F) 第 9 図 Cケ) 第 9 図 ωノ ア(β) 0 第 9 図 (1) 第 9 図 (、,7′) 第10図 とAノ 第10図 (B) 第10図 第10図 Cθ2 第12図 第13図 7(P) j 第14図 第15図 第16図 (Aン 第17図 とAン 第17図 (B) 第18図 第19図 手続補正書(方式) %式% 発明の名称 半導体集積回路装置およびその製造方法補正をする者 I匣との1ullイ 特許出願人 と、 称 C5101抹式会ン! 日 立 製 作 所
代 理 人
EFROMの要部を示す等価回路図、第2図は、本発明
の実施例I’Y説明するためのEFROM+7)要部平
面図、 第3図は、第2図のill −1[切断線における断面
図、 第4図は、第2図のIV −ff切断線における断面図
、 第5図は、本発明の実施例■Y説明するための情報とな
る電荷の保持特性の絶縁層膜厚依存性y示す図、 第6回置乃至第6図1cIは、絶縁層膜厚を可変し製造
方法ン説明するための各製造工程におけるEPROMの
要部断面図、 第8図面は、第7図(Blの■A−■A切断線における
断面図、 第8図(B)は、第7図(Qの■B−■B切断線におけ
る断面図、 第8図(0は、第7図(ill7)VIC−■C切断線
&1ける断面図、 第9図(2)乃至第9図(Jlは、本発明の実施例1の
製造方法乞説明するための各製造−L程におけるEPR
OMの周辺回路の要部断面図、 第7図「)および第7図■は、本発明のその他の実施例
■の製造方法を説明するための各製造工程におけるEF
ROMの要部断面図、 第10図(5)乃至第10図(1))は、本発明の実施
例Uの製造方法を説明するための各製造工程におけるE
FROMの要部断面図、 第11図は、本発明の実施例111馨説明するためのE
FROMの要部断面図、 第12図は、第11図の■−■切断線における断面図、 第13図は、本発明の実施例■の製造方法を説明するた
めの要部製造]L程におけるEPROMの要部断面図、 第14図は、本発明の実施例IVg睨明するためのEF
ROMの要部断面図、 !15図は、第14図のXV−XV切断線における断面
図、 第16回置乃至第16図(Qは、本発明の実施例■の第
1製造方法χ説明するための各m造工程におけるEPR
OMの要部断面図、 第17図面および第17図上は、本発明の実施例■の第
2製造方法ケ説明するための各製造工程におけるEPR
OMの要部断面図、 W、18図および第19図は、本発明の実施例Vの具体
的な構造を説明する乱めのEPROMの要部断面図であ
る。 図中、1・・・X−デコーダ、2・・・Y−−7’コー
ダ、3・・・書き込み回路、4・・・センスアンプ、5
・・・半導体基板、6・・・フィールド絶縁層、7・・
・チャネルストッパ領域、8.8A、10.IOA、1
2゜12A乃至12B、13.15・・・絶縁層、9゜
9A、11.IIA、IIC,17,17A・・・導電
層、9B、IIB、IID・・・多結晶シリコン層、9
C・・・ゲート電極、IIE、14B・・・シリサイド
層、14,14A・・・半導体領域、14C,14D・
・・高融点金属層、16・・・接続孔、WL・・・ワー
ド線、DL・・・データ線、MC・・・メモリセル、Q
・・・電界効果トランジスタ、FG・・・70−ティン
グゲート、CG・・・コントロールゲートである。 第 1 図 第 2 図 第 3 図 第 4 図 第 5 図 第 7 図 第 7 図 (B) 第 7 図 (c) 第 7 図 (Dン 第 7 図 tF) 第 7 図 (F) /(/’) 第 7 図 (ケ2 第 7 図 (H 第 7 図 とI) 第 7 図 第 7 図 (K) 第 8 図 とAノ 第 8 図 第 9 図 第 9 図 第 9 図 (C) 第 9 図 (1)) 第 9 図 (ξン 第 9 図 (F) 第 9 図 Cケ) 第 9 図 ωノ ア(β) 0 第 9 図 (1) 第 9 図 (、,7′) 第10図 とAノ 第10図 (B) 第10図 第10図 Cθ2 第12図 第13図 7(P) j 第14図 第15図 第16図 (Aン 第17図 とAン 第17図 (B) 第18図 第19図 手続補正書(方式) %式% 発明の名称 半導体集積回路装置およびその製造方法補正をする者 I匣との1ullイ 特許出願人 と、 称 C5101抹式会ン! 日 立 製 作 所
代 理 人
Claims (1)
- 【特許請求の範囲】 1、他の領域と電気的に分離された第1の半導体領域上
部に第1の絶縁層を介して設けられた導電#を具備し、
前記導電層の側部に、少なくとも第1の絶縁層を覆う第
2の絶縁層ン備えたことt特徴とする半導体集積回路装
置。 2、前記導電層は、第1の絶縁層ン介して鰻けられた第
1の導電層と、該第1の導電層上部に第3の絶縁層を介
して設けられた第2の導電層とによって構成されてなる
こと乞特徴とする特許請求の範囲第1項記載の半導体集
積回路装置。 3、前記第2の絶縁層は、焼き固められた酸化シリコン
層により構成されてなることン特徴とする特許請求の範
囲第1項および第2項記載の半導体集積回路装置。 4、前記#l!2の絶縁層は、化学的気相析出技術によ
る酸化シリコン層またはゲラスフローン化しない低濃度
の7オスフオシリケ一トガラス層により構成されてなる
ことを特徴とする特許請求の範囲第1項および第2項記
載の半導体−積回路装置。 5、前記第2の絶縁層は、スパッタ技術による酸化シリ
コン層により構成されてなることt特徴とする特許請求
の範囲第1項および第2項記載の半導体集積回路装置。 6、前記第2の絶縁層は、プラズマ化学的気相析出技術
による酸化シリコン層により構成されてなることt特徴
とする特許請求の範囲第1項および第2項記載の半導体
集積回路装置。 7、前記導電層は、その両側部の第1の半導体領域主面
部K、それと反対導電型の第2の半導体領域を具備し、
電界効果トランジスタを構成するものであることを特徴
とする特許請求の範囲第1項および第2項記載の半導体
集積回路装置。 8、前記導電層は、その下部に、半導体素子8Ut電気
的に分離するためのフィールド絶縁層が介在し、半導体
素子間を電気的に接続する配ay構成するものであるこ
とw%徴とする特許請求の範囲第1項および第2項記載
の半導体集積回路装置。 9、前記電界効果トランジスタは、前記第2の絶縁層に
よって、そのチャネルが形成されるべき領域への前記第
2の半導体領域の引き伸し拡散量が抑制されてなること
を特徴とする特許請求の範囲第7項記載の半導体集積回
路装置。 10、前記電界効果トランジスタは、そのチャネルが形
成されるべき領域と第2の半導体領域との間部に、第2
の半導体領域と同一導電型で電気的に接続されかつそれ
よりも低い不純物濃度を有する第3の半導体領域主面部
してなることを特徴とする特許請求の範囲第7項および
第9項記載の半導体集積回路装置。 11、前記第1の導電層は、多結晶シリコン層によって
構成されてなることを特徴とする特許請求の範囲第2項
乃至第10項記載の半導体集積回路装置。 12、前記第2の導電層は、多結晶シリコン層によって
構成されてなることt特徴とする特許請求の範囲第2項
乃至第11項記載の半導体集積回路装置。 13、前記第2の導電層は、高融点金属層または高融点
金属とシリコンとの化合物であるシリサイド層によって
構成されてなることン特徴とする特許請求の範囲第2項
乃至第11項記載の半導体集積回路装置。 14、前記第2の導電層は′、多結晶シリコン層上部に
、高融点金属層または高融点金属とシリコンとの化合物
であるシリサイド層を被着して構成されてなることン特
徴とする特許請求の範囲第2項乃至第11項記載の半導
体集積回路装置。 15、他の領域と電気的に分離された第1の半導体領域
上部にI!1の絶縁層ン介して設けられた導電層を具備
し、前記導電層の側部に、少な(とも@1の絶縁層を覆
い、第1の絶縁層または第3の絶縁層のうちどちらか薄
い方の膜厚と同程度もしくはそれよりも厚い膜厚を有イ
゛る第2の絶縁層を備えたことを特徴とする半導体集積
回路装置。 16、他の領域と電気的に分離された第1の半導体領域
上部に第1の絶縁層Z介して設けられた第1の導電層に
よりて構成されてなる導電層と、前記第1の導電層とそ
の上部に第3の絶縁層を介して設けられた第2の導電層
とによって構成されてなる導電層との複数種類の導電層
を具備し、前記複数種類のそれぞれの導電層の側部に、
少なくとも第1の絶縁層を覆う第2の絶縁層を備えたこ
とを特徴とする半導体集積回路装置。 17、他の領域と電気的に分離された第1の半導体領域
土部に第1の絶縁層を介して設けられた第1の導電層と
、該第1の導電層上部に第3の絶縁層を介して設げら八
た第2の導電層とによって構成される導電層Z形成する
工程と、前記導電層の両側部に、少なくとも第」の絶縁
層を覆う第2の絶縁層乞形成する工程と、前記導電層の
両側部の第1の半導体領域主面部に、第1の半導体領域
と反対導電型の一対の第2の半導体領域を形成する工程
とを具備してなることを特徴とする半導体集積回路装置
の製造方法。 18、前記第2の絶縁層を形成する工程は、導電層を覆
う酸化シリコン層を形成し、導電層の両側型1トI M
a)mIし、・ノ 111 ・ノーンノ1−情−h−
レ翼土1 ず2弦)r残された酸化シリコン層を焼き固
めることkよって形成してなることt特徴とする特許請
求の範囲第17項記載の半導体集積回路装置の製造方法
。 19、前記第2の絶縁層を形成する工程は、導電層を覆
う酸化シリコン層を形成し、該酸化シリコン層を焼き固
めた後に、導電層の両測部以外の酸化シリコン層を選択
的に除去してなることを特徴とする特許請求の範囲I!
17項記載の半導体集積回路装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59032355A JP2515715B2 (ja) | 1984-02-24 | 1984-02-24 | 半導体集積回路装置の製造方法 |
KR1019850001005A KR930009481B1 (ko) | 1984-02-24 | 1985-02-18 | 반도체 집적회로 제조방법 |
GB08504426A GB2156586B (en) | 1984-02-24 | 1985-02-21 | A semiconductor device with an insulated gate and an adjacent dense insulation layer |
US07/161,433 US4872041A (en) | 1984-02-24 | 1988-02-24 | Semiconductor device equipped with a field effect transistor having a floating gate |
HK407/90A HK40790A (en) | 1984-02-24 | 1990-05-24 | Semiconductor device and method of producing such a device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59032355A JP2515715B2 (ja) | 1984-02-24 | 1984-02-24 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60177678A true JPS60177678A (ja) | 1985-09-11 |
JP2515715B2 JP2515715B2 (ja) | 1996-07-10 |
Family
ID=12356649
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59032355A Expired - Lifetime JP2515715B2 (ja) | 1984-02-24 | 1984-02-24 | 半導体集積回路装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4872041A (ja) |
JP (1) | JP2515715B2 (ja) |
KR (1) | KR930009481B1 (ja) |
GB (1) | GB2156586B (ja) |
HK (1) | HK40790A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6426257B1 (en) | 1998-01-07 | 2002-07-30 | Nec Corporation | Flash memory and manufacturing method therefor |
US6872624B2 (en) | 2001-02-08 | 2005-03-29 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating nonvolatile semiconductor memory device |
JP2006190935A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4939558A (en) * | 1985-09-27 | 1990-07-03 | Texas Instruments Incorporated | EEPROM memory cell and driving circuitry |
JP3059442B2 (ja) | 1988-11-09 | 2000-07-04 | 株式会社日立製作所 | 半導体記憶装置 |
US5189497A (en) * | 1986-05-26 | 1993-02-23 | Hitachi, Ltd. | Semiconductor memory device |
IT1215559B (it) * | 1987-06-11 | 1990-02-14 | Sgs Microelettronica Spa | Processo di fabbricazione per celle di memoria non volatili epromelettricamente cancellabili e cella cosi' ottenuta. |
JPH0712063B2 (ja) * | 1987-10-21 | 1995-02-08 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
FR2638285B1 (fr) * | 1988-10-25 | 1992-06-19 | Commissariat Energie Atomique | Circuit integre a haute densite d'integration tel que memoire eprom et procede d'obtention correspondant |
US5262846A (en) * | 1988-11-14 | 1993-11-16 | Texas Instruments Incorporated | Contact-free floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates |
FR2642900B1 (fr) * | 1989-01-17 | 1991-05-10 | Sgs Thomson Microelectronics | Procede de fabrication de circuits integres a transistors de memoire eprom et a transistors logiques |
GB2229575B (en) * | 1989-03-22 | 1993-05-12 | Intel Corp | Method of reducing hot-electron degradation in semiconductor devices |
US5229311A (en) * | 1989-03-22 | 1993-07-20 | Intel Corporation | Method of reducing hot-electron degradation in semiconductor devices |
JP2509697B2 (ja) * | 1989-04-28 | 1996-06-26 | 株式会社東芝 | 半導体装置およびその製造方法 |
US5106772A (en) * | 1990-01-09 | 1992-04-21 | Intel Corporation | Method for improving the electrical erase characteristics of floating gate memory cells by immediately depositing a protective polysilicon layer following growth of the tunnel or gate oxide |
US5273926A (en) * | 1991-06-27 | 1993-12-28 | Texas Instruments Incorporated | Method of making flash EEPROM or merged FAMOS cell without alignment sensitivity |
US5225700A (en) * | 1991-06-28 | 1993-07-06 | Texas Instruments Incorporated | Circuit and method for forming a non-volatile memory cell |
US5149665A (en) * | 1991-07-10 | 1992-09-22 | Micron Technology, Inc. | Conductive source line for high density programmable read-only memory applications |
US5270240A (en) * | 1991-07-10 | 1993-12-14 | Micron Semiconductor, Inc. | Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines |
US5218568A (en) * | 1991-12-17 | 1993-06-08 | Texas Instruments Incorporated | Electrically-erasable, electrically-programmable read-only memory cell, an array of such cells and methods for making and using the same |
US5424571A (en) * | 1992-03-30 | 1995-06-13 | Sgs-Thomson Microelectronics, Inc. | Sloped spacer for mos field effect devices |
US5397725A (en) * | 1993-10-28 | 1995-03-14 | National Semiconductor Corporation | Method of controlling oxide thinning in an EPROM or flash memory array |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5544742A (en) * | 1978-09-26 | 1980-03-29 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS5850771A (ja) * | 1981-09-21 | 1983-03-25 | Hitachi Ltd | 再書込み可能な高集積rom及びその製造方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3825946A (en) * | 1971-01-15 | 1974-07-23 | Intel Corp | Electrically alterable floating gate device and method for altering same |
US3984822A (en) * | 1974-12-30 | 1976-10-05 | Intel Corporation | Double polycrystalline silicon gate memory device |
US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
US4267011A (en) * | 1978-09-29 | 1981-05-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device |
JPS5642375A (en) * | 1979-08-31 | 1981-04-20 | Fujitsu Ltd | Semiconductor nonvolatile memory |
US4295897B1 (en) * | 1979-10-03 | 1997-09-09 | Texas Instruments Inc | Method of making cmos integrated circuit device |
JPS56108259A (en) * | 1980-02-01 | 1981-08-27 | Hitachi Ltd | Semiconductor memory device |
JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
CA1188419A (en) * | 1981-12-14 | 1985-06-04 | Yung-Chau Yen | Nonvolatile multilayer gate semiconductor memory device |
US4397077A (en) * | 1981-12-16 | 1983-08-09 | Inmos Corporation | Method of fabricating self-aligned MOS devices and independently formed gate dielectrics and insulating layers |
US4431900A (en) * | 1982-01-15 | 1984-02-14 | Fairchild Camera & Instrument Corporation | Laser induced flow Ge-O based materials |
US4442591A (en) * | 1982-02-01 | 1984-04-17 | Texas Instruments Incorporated | High-voltage CMOS process |
US4536944A (en) * | 1982-12-29 | 1985-08-27 | International Business Machines Corporation | Method of making ROM/PLA semiconductor device by late stage personalization |
-
1984
- 1984-02-24 JP JP59032355A patent/JP2515715B2/ja not_active Expired - Lifetime
-
1985
- 1985-02-18 KR KR1019850001005A patent/KR930009481B1/ko not_active IP Right Cessation
- 1985-02-21 GB GB08504426A patent/GB2156586B/en not_active Expired
-
1988
- 1988-02-24 US US07/161,433 patent/US4872041A/en not_active Expired - Lifetime
-
1990
- 1990-05-24 HK HK407/90A patent/HK40790A/xx not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5544742A (en) * | 1978-09-26 | 1980-03-29 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS5850771A (ja) * | 1981-09-21 | 1983-03-25 | Hitachi Ltd | 再書込み可能な高集積rom及びその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6426257B1 (en) | 1998-01-07 | 2002-07-30 | Nec Corporation | Flash memory and manufacturing method therefor |
US6872624B2 (en) | 2001-02-08 | 2005-03-29 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating nonvolatile semiconductor memory device |
JP2006190935A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR930009481B1 (ko) | 1993-10-04 |
GB2156586B (en) | 1988-03-23 |
US4872041A (en) | 1989-10-03 |
KR850006650A (ko) | 1985-10-14 |
GB2156586A (en) | 1985-10-09 |
HK40790A (en) | 1990-06-01 |
GB8504426D0 (en) | 1985-03-27 |
JP2515715B2 (ja) | 1996-07-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS60177678A (ja) | 半導体集積回路装置の製造方法 | |
US5352620A (en) | Method of making semiconductor device with memory cells and peripheral transistors | |
US5656839A (en) | Semiconductor integrated circuit device having single-element type nonvolatile memory elements | |
US5098855A (en) | Semiconductor device and method of producing the same | |
US5338954A (en) | Semiconductor memory device having an insulating film and a trap film joined in a channel region | |
JP2817500B2 (ja) | 不揮発性半導体記憶装置 | |
JPS6318865B2 (ja) | ||
JP2001077220A (ja) | Nromの製造方法 | |
US4918501A (en) | Semiconductor device and method of producing the same | |
JPH05102490A (ja) | 半導体記憶装置およびその製造方法 | |
US5194924A (en) | Semiconductor device of an LDD structure having a floating gate | |
US5189497A (en) | Semiconductor memory device | |
US4825271A (en) | Nonvolatile semiconductor memory | |
US5604142A (en) | Method of making an EPROM with peripheral transistor | |
JPS6057673A (ja) | Mos型半導体装置 | |
JPH0917892A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JPS62125677A (ja) | 半導体装置及びその製造方法 | |
JPH1187539A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP3940477B2 (ja) | 半導体装置 | |
JPH07161850A (ja) | 不揮発性半導体集積回路装置 | |
JPH03224265A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
JPS6336576A (ja) | 半導体装置及びその製造方法 | |
JPH01179369A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JPS62125676A (ja) | 半導体装置及びその製造方法 | |
JPS63179578A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |