JPS60177678A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS60177678A JPS60177678A JP59032355A JP3235584A JPS60177678A JP S60177678 A JPS60177678 A JP S60177678A JP 59032355 A JP59032355 A JP 59032355A JP 3235584 A JP3235584 A JP 3235584A JP S60177678 A JPS60177678 A JP S60177678A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、フローティングゲートＹ有す
る電界効果トランジスタＺ備えた半導体集積回路装置に
適用して有効な技術に関するものである、 し背景技術〕 紫外線によって情報の書き替えが可能な読み出し専用の
記憶機能を備えた半導体集積回路装置（以下、ＥＰＲＯ
Ｍという）が知られている。ＥＰＲＯＭにおいて、情報
を記憶するメモリセルは、半導体基板上部に第１の絶縁
層を介して設けられたフローティングゲートと、その上
部に第２の絶縁層乞介して設けられたコントロールゲー
トとを有する電界効果トランジスタによって構成されて
いる。通常、７０−ティングゲートとコントロールゲー
トとは多結晶シリコンによって形成される（たとえば雑
誌１−日経エレクトロニクスＪ１９８１年１月５日号Ｐ
１８１〜Ｐ２Ｏ１など）。
関するものであり、特に、フローティングゲートＹ有す
る電界効果トランジスタＺ備えた半導体集積回路装置に
適用して有効な技術に関するものである、 し背景技術〕 紫外線によって情報の書き替えが可能な読み出し専用の
記憶機能を備えた半導体集積回路装置（以下、ＥＰＲＯ
Ｍという）が知られている。ＥＰＲＯＭにおいて、情報
を記憶するメモリセルは、半導体基板上部に第１の絶縁
層を介して設けられたフローティングゲートと、その上
部に第２の絶縁層乞介して設けられたコントロールゲー
トとを有する電界効果トランジスタによって構成されて
いる。通常、７０−ティングゲートとコントロールゲー
トとは多結晶シリコンによって形成される（たとえば雑
誌１−日経エレクトロニクスＪ１９８１年１月５日号Ｐ
１８１〜Ｐ２Ｏ１など）。
フローティングゲートに蓄積しｇ情報となる電荷の保持
特性を向上するために、フローティングゲートとコント
ロールゲートとχ熱酸化技術によって形成したち密な酸
化シリコン層で覆うことが考えられる。これは、フロー
ティングゲートの端部とソース領域、ドレイン領域また
はコントロールゲートとの間に生じるリーク現象によっ
て、蓄積された電荷の減少を抑制するために、必要とさ
れる。
特性を向上するために、フローティングゲートとコント
ロールゲートとχ熱酸化技術によって形成したち密な酸
化シリコン層で覆うことが考えられる。これは、フロー
ティングゲートの端部とソース領域、ドレイン領域また
はコントロールゲートとの間に生じるリーク現象によっ
て、蓄積された電荷の減少を抑制するために、必要とさ
れる。
かかる技術における実験ならびにその検討の結果、本発
明者は、第１の絶縁層と同ＭＡＫもしくはそれ以上の膜
厚を有するち密な酸化シリコン層でフローティンｆ’！
−）トコントロールゲートとＹ覆うことによって、フロ
ーティングゲートに蓄積された情報となる電荷の保持特
性が向上されるという事実乞発見した。
明者は、第１の絶縁層と同ＭＡＫもしくはそれ以上の膜
厚を有するち密な酸化シリコン層でフローティンｆ’！
−）トコントロールゲートとＹ覆うことによって、フロ
ーティングゲートに蓄積された情報となる電荷の保持特
性が向上されるという事実乞発見した。
しかしながら、本発明者は、以下に述べる問題点か存在
するため、第１の絶縁層または第３の絶縁層のうちどち
らか薄い万の膜厚と同程度もしくはそれ以上の膜厚ｙ有
１−るち密な酸化シリコン層乞得ることと、メモリ素子
の小形化が相反する要求であると考察している。
するため、第１の絶縁層または第３の絶縁層のうちどち
らか薄い万の膜厚と同程度もしくはそれ以上の膜厚ｙ有
１−るち密な酸化シリコン層乞得ることと、メモリ素子
の小形化が相反する要求であると考察している。
ＥＦＲＯＭメモリ素子の小形化に伴ない、情報の書込み
および読み出し動作における信頼性の低下、動作速度の
低下を生じる。−万、ち密な酸化シリコン層の膜厚を得
るために、熱酸化技術による長い熱処理工程が必要とさ
れる。フローティングゲートと半導体基板との間に酸化
シリコン層が形成される速度に比べ、７０−ティングゲ
ートとコントロールゲートとの間に酸化シリコン層が形
成される速度が速い。このため、特に、コントロールゲ
ートの端部の持ち上がりを生じる。これは、前者により
構成される寄生容量値に比べ、後者により構成される寄
生容量値が減少することを意味する。従って、フローテ
ィングゲートの電位が低下しメモリセルへの情報の書き
込み動作時には、その効率が悪くなり、信頼性を低下す
る。また、メモリセルの情報の読み出し動作時には、ソ
ース領域とドレイン領域との間のチャネル領域を流れる
電流量が少なくなる。これは、データ線にチャージされ
た電荷を速くぬくことができず、その速度ヲ低下を招く
。この現象はチャネル長が短かくなる程、減少する容量
の割合が大きくなるので顕著となり、メモリセルの小形
化の障害となる。
および読み出し動作における信頼性の低下、動作速度の
低下を生じる。−万、ち密な酸化シリコン層の膜厚を得
るために、熱酸化技術による長い熱処理工程が必要とさ
れる。フローティングゲートと半導体基板との間に酸化
シリコン層が形成される速度に比べ、７０−ティングゲ
ートとコントロールゲートとの間に酸化シリコン層が形
成される速度が速い。このため、特に、コントロールゲ
ートの端部の持ち上がりを生じる。これは、前者により
構成される寄生容量値に比べ、後者により構成される寄
生容量値が減少することを意味する。従って、フローテ
ィングゲートの電位が低下しメモリセルへの情報の書き
込み動作時には、その効率が悪くなり、信頼性を低下す
る。また、メモリセルの情報の読み出し動作時には、ソ
ース領域とドレイン領域との間のチャネル領域を流れる
電流量が少なくなる。これは、データ線にチャージされ
た電荷を速くぬくことができず、その速度ヲ低下を招く
。この現象はチャネル長が短かくなる程、減少する容量
の割合が大きくなるので顕著となり、メモリセルの小形
化の障害となる。
メモリセルとなる電界効果トランジスタのソース領域ま
たはドレイン領域は、次のように形成される。フローテ
ィングケートトコントロールケートとを不純物導入のた
めのマスクとして用い、イオン注入技術でそれらの両側
部の半導体基板主面部にそれの形成のための不純物ン導
入する。その後に、前記ち密な酸化シリコン層を形成す
るとともに、前記不純物に引き伸し拡散を施すことによ
って形成する。このとき、前述のように、長い熱処理工
程が必要とされるために、必要以上の引き伸し拡散が施
され、ソース領域とドレイン領域との間部の実効チャネ
ル長が短くなる。従って、短チャンネル効果を誘発し、
ＥＦＲＯＭの情報の書き込みおよび読み出し動作におけ
る信頼性を低下してしまい、メモリセルの小形化に不向
きである。
たはドレイン領域は、次のように形成される。フローテ
ィングケートトコントロールケートとを不純物導入のた
めのマスクとして用い、イオン注入技術でそれらの両側
部の半導体基板主面部にそれの形成のための不純物ン導
入する。その後に、前記ち密な酸化シリコン層を形成す
るとともに、前記不純物に引き伸し拡散を施すことによ
って形成する。このとき、前述のように、長い熱処理工
程が必要とされるために、必要以上の引き伸し拡散が施
され、ソース領域とドレイン領域との間部の実効チャネ
ル長が短くなる。従って、短チャンネル効果を誘発し、
ＥＦＲＯＭの情報の書き込みおよび読み出し動作におけ
る信頼性を低下してしまい、メモリセルの小形化に不向
きである。
〔発明の目的］
本発明の目的は、電界効果トランジスタのフローティン
グゲートに蓄積される電荷の保持特性を向上することが
可能な技術手段乞提供することにある。
グゲートに蓄積される電荷の保持特性を向上することが
可能な技術手段乞提供することにある。
本発明の他の目的は、フローティングゲートを有する電
界効果トランジスタを備えた半導体集積回路装置の信頼
性を向上することが可能な技術手段を提供することＫあ
る。
界効果トランジスタを備えた半導体集積回路装置の信頼
性を向上することが可能な技術手段を提供することＫあ
る。
本発明の他の目的は、フローティングゲートを有する電
界効果トランジスタを備えた半導体集積回路装置の動作
速度を向上することが可能な技術手段〉提供することに
ある。
界効果トランジスタを備えた半導体集積回路装置の動作
速度を向上することが可能な技術手段〉提供することに
ある。
本発明の他の目的は、フローティングゲートヲ有する電
界効果トランジスタの上部に絶縁層乞介して形成される
であろう導電層の信頼性ン向上することが可能な技術手
段を提供することＫある。
界効果トランジスタの上部に絶縁層乞介して形成される
であろう導電層の信頼性ン向上することが可能な技術手
段を提供することＫある。
本発明の前記ならびＫその他の目的と新規な特徴は、本
明細書の記述および添付した図面によって、明らかにな
るであろう。
明細書の記述および添付した図面によって、明らかにな
るであろう。
本＋［おいて開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板上部にゲート絶縁層を介して設け
られたフローティングゲートと、その上部に層間絶縁Ｎ
２介して設けられたコントロールゲートとによって構成
される導電層を有する電界効果トランジスタの前記導電
層の側部に、少なくともゲート絶縁層および層間絶縁層
を覆う焼き固めた絶縁層ン設ける。これにより、フロー
ティングゲートの端部とソース領域またはドレイン領域
との間に生じるであろう不要なリーク現象を抑制するこ
とができる。さらに１熱酸化技術によるち密な酸化シリ
コン層を必要とせず、フローティングゲートとコントロ
ールゲートとにより構成される寄生容量値の低下を抑制
することができる。したがって、フローティングゲート
に蓄積される情報となる電荷の保持特性が向上し、さら
に、情報の書き込みおよび読み出し動作における信頼性
と動作速度とが向上する。
られたフローティングゲートと、その上部に層間絶縁Ｎ
２介して設けられたコントロールゲートとによって構成
される導電層を有する電界効果トランジスタの前記導電
層の側部に、少なくともゲート絶縁層および層間絶縁層
を覆う焼き固めた絶縁層ン設ける。これにより、フロー
ティングゲートの端部とソース領域またはドレイン領域
との間に生じるであろう不要なリーク現象を抑制するこ
とができる。さらに１熱酸化技術によるち密な酸化シリ
コン層を必要とせず、フローティングゲートとコントロ
ールゲートとにより構成される寄生容量値の低下を抑制
することができる。したがって、フローティングゲート
に蓄積される情報となる電荷の保持特性が向上し、さら
に、情報の書き込みおよび読み出し動作における信頼性
と動作速度とが向上する。
以下、本発明の構成について、実施例とともに説明する
。
。
なお、全図において、同一機能ン有するものは同一符号
を付け、そのくり返しの説明は省略する。
を付け、そのくり返しの説明は省略する。
本実施例は、フローティングゲートとコントロールゲー
トとｔ有する電界効果トランジスタビメモリセルとする
ＥＰＲＯＭについて、その説明をする。
トとｔ有する電界効果トランジスタビメモリセルとする
ＥＰＲＯＭについて、その説明をする。
第１図は、本発明の実施例■の概要ン説明するためのＥ
ＦＲＯＭの要部を示す等価回路図である。
ＦＲＯＭの要部を示す等価回路図である。
第１図において、Ｘ−デコーダ１は後述する所定のワー
ド線Ｚ選択し、そのワード線に接続されたメモリセルを
ＯＮ”させるためのものである。
ド線Ｚ選択し、そのワード線に接続されたメモリセルを
ＯＮ”させるためのものである。
Ｙ−デコーダ２は後述する所定のデータ線を選択し、そ
のデータ線に情報となる電圧を印加するためのものであ
る。書き込み回路３は後述する所定のワード線を選択し
、そのワード線に接続された所定のメモリセルに情報を
書き込むためのものである。センスアンプ４は後述する
所定のデータ線を選択し、そのデータ線に接続された所
定のメモリセルの情報を読み出すためのものである。
のデータ線に情報となる電圧を印加するためのものであ
る。書き込み回路３は後述する所定のワード線を選択し
、そのワード線に接続された所定のメモリセルに情報を
書き込むためのものである。センスアンプ４は後述する
所定のデータ線を選択し、そのデータ線に接続された所
定のメモリセルの情報を読み出すためのものである。
ＷＬ＋ 、ｗＩ、、、”’、Ｗ’Ｌｍはその一端がＸ−
デコーダ１に接続され他端が書き込み回路３に接続され
、Ｘ方向に延在してＹ方向建複数本設けられたワード線
であり、それに接続されたメモリセルン”ＯＮ”′しか
つ情報ン書き込むためのものである。ＤＬ、、ＤＬ！
、・・・、ＤＬｎはその一端がＹ−デコーダ２に接続さ
れ他端がセンスアンプ４に接続され、Ｙ方向に延在して
Ｘ方向忙複数本設けられたデータ線であり、それＶＣ接
続されたメモリキルの情報を伝達するためのものである
。メモリセルＭ １ｔ ｓ Ｍ ｘｔ ＋ −Ｍｎｍは
ワード線ＷＬとデータ＠ＤＬとの所定交差部に複数配置
して設けられている。メモリセルＭは、フローティング
ゲートと所定のワード線ＷＬＫ′Ｉｌｊ続されたコント
ロールゲートとを有し、その一端が所定のデータ線ＤＬ
に接続され他端が接地された電界効果トランジスタＱに
よって構成されている。そして、マトリックス状に配置
された複数のメモリセルＭによって、メモリセルアレイ
が構成される。
デコーダ１に接続され他端が書き込み回路３に接続され
、Ｘ方向に延在してＹ方向建複数本設けられたワード線
であり、それに接続されたメモリセルン”ＯＮ”′しか
つ情報ン書き込むためのものである。ＤＬ、、ＤＬ！
、・・・、ＤＬｎはその一端がＹ−デコーダ２に接続さ
れ他端がセンスアンプ４に接続され、Ｙ方向に延在して
Ｘ方向忙複数本設けられたデータ線であり、それＶＣ接
続されたメモリキルの情報を伝達するためのものである
。メモリセルＭ １ｔ ｓ Ｍ ｘｔ ＋ −Ｍｎｍは
ワード線ＷＬとデータ＠ＤＬとの所定交差部に複数配置
して設けられている。メモリセルＭは、フローティング
ゲートと所定のワード線ＷＬＫ′Ｉｌｊ続されたコント
ロールゲートとを有し、その一端が所定のデータ線ＤＬ
に接続され他端が接地された電界効果トランジスタＱに
よって構成されている。そして、マトリックス状に配置
された複数のメモリセルＭによって、メモリセルアレイ
が構成される。
次に、本実施例の具体的な構造について、その説明！す
る。
る。
第２図は、本発明の実施例Ｉを説明するためのＥＦＲＯ
Ｍの要部平面図であり、第３図は、第２図の■−■切断
線における断面図、第４図は、第２図のＩＶ−ＩＶ切断
線における断面図である。なお、第２図は、その図面を
見易くするために、各導電層間に設けられるべき層間絶
縁層は図示しない。
Ｍの要部平面図であり、第３図は、第２図の■−■切断
線における断面図、第４図は、第２図のＩＶ−ＩＶ切断
線における断面図である。なお、第２図は、その図面を
見易くするために、各導電層間に設けられるべき層間絶
縁層は図示しない。
第２図乃至第４図において、シリコン単結晶からなるｐ
−型の半導体基板５の工面部であって、王として半導体
素子が形成されるべき領域間フィールド絶縁層６が半導
体素子間を電気的に分離するために設けられている。フ
ィールド絶縁＃６下部の半導体基板５王面部に、ｐ型の
チャネルストッパ領域７が半導体素子間をより電気的に
分離するために設けられている。
−型の半導体基板５の工面部であって、王として半導体
素子が形成されるべき領域間フィールド絶縁層６が半導
体素子間を電気的に分離するために設けられている。フ
ィールド絶縁＃６下部の半導体基板５王面部に、ｐ型の
チャネルストッパ領域７が半導体素子間をより電気的に
分離するために設けられている。
８．８Ａは半導体素子が形成されるべき領域の半導体基
板５主面上部に設けられた絶縁層であり、絶縁層８は王
として電界効果トランジスタのゲート絶縁層ン構成する
ためのものである。絶縁層８０所定上部に設けられた導
電層９は、ＥＦＲＯＭのメモリセルの７０−テイングゲ
ー）（ＦＧ）ｖ構成するためのものである。１０は導！
＃９上部を覆うように設けられた絶縁層であり、主とし
て導電層９とその上部に設けられる導電層と馨電気的に
分離するためのものである。１１は絶縁層１０を介して
Ｘ方向に配置された複数の導電層９上部に設けられＹ方
向に複数本設けられた導電層であり、半導体素子が形成
されるべき領域すなわち導電層９上部ではＥＰＲＯＭの
メそリセルのコントロールグー）（ＣＧ）ｖ構成し、そ
れ以外の部分ではＥＰＲＯＭのワード、１ｉｉ１（ＷＬ
）ｖ構成するためのものである。
板５主面上部に設けられた絶縁層であり、絶縁層８は王
として電界効果トランジスタのゲート絶縁層ン構成する
ためのものである。絶縁層８０所定上部に設けられた導
電層９は、ＥＦＲＯＭのメモリセルの７０−テイングゲ
ー）（ＦＧ）ｖ構成するためのものである。１０は導！
＃９上部を覆うように設けられた絶縁層であり、主とし
て導電層９とその上部に設けられる導電層と馨電気的に
分離するためのものである。１１は絶縁層１０を介して
Ｘ方向に配置された複数の導電層９上部に設けられＹ方
向に複数本設けられた導電層であり、半導体素子が形成
されるべき領域すなわち導電層９上部ではＥＰＲＯＭの
メそリセルのコントロールグー）（ＣＧ）ｖ構成し、そ
れ以外の部分ではＥＰＲＯＭのワード、１ｉｉ１（ＷＬ
）ｖ構成するためのものである。
１２は導電層９，１１または導電層１１の側部に密着し
、少なくともゲート絶縁層となる絶縁層８と絶縁層１０
とを覆うように設けられた絶縁層である。絶縁層１２は
例えば化学的気相析出（以下、ＣＶＤという）技術によ
る酸化シリコン層を焼き固め、ち密化した酸化シリコン
層からなる。
、少なくともゲート絶縁層となる絶縁層８と絶縁層１０
とを覆うように設けられた絶縁層である。絶縁層１２は
例えば化学的気相析出（以下、ＣＶＤという）技術によ
る酸化シリコン層を焼き固め、ち密化した酸化シリコン
層からなる。
絶縁層１２は、導電層（ＦＧ）９と半導体基板５との介
在部に設けられ絶縁層８火少なくとも覆うように設けら
れる。絶縁層１２は絶縁層８または絶縁層１０のうちど
ちらか薄い万の膜厚と同程度もしくはそれ以上の膜厚に
形成される。絶縁層１２は各導電領域の間に生じるであ
ろうリーク現象、あるいはゲート絶縁層となるべき以外
の絶縁層８Ａ上面部に生じるであろう情報となる電荷こ
ぼれχ抑制し、導電層９に蓄積される電荷の保持特性を
向上する。また、導電層（ＦＧ）９と導電層（ＣＧ）１
１との介在部に設けられた絶縁層１０が絶縁層１２によ
って覆われているので、熱酸化技術のための長い熱処理
工程を必要としない。
在部に設けられ絶縁層８火少なくとも覆うように設けら
れる。絶縁層１２は絶縁層８または絶縁層１０のうちど
ちらか薄い万の膜厚と同程度もしくはそれ以上の膜厚に
形成される。絶縁層１２は各導電領域の間に生じるであ
ろうリーク現象、あるいはゲート絶縁層となるべき以外
の絶縁層８Ａ上面部に生じるであろう情報となる電荷こ
ぼれχ抑制し、導電層９に蓄積される電荷の保持特性を
向上する。また、導電層（ＦＧ）９と導電層（ＣＧ）１
１との介在部に設けられた絶縁層１０が絶縁層１２によ
って覆われているので、熱酸化技術のための長い熱処理
工程を必要としない。
したがって、導電層（ＣＧ）１１の端部における持も上
りを生じることなく、導電層９と導電層１１とによって
構成される容量値を低下することがなくなる。これによ
って、メモリセルの情報の書き込み動作における書き込
み効率ヲ向上し、読み出し動作における信頼性の向上お
よび動作速度ケ向上することができる。さらに、絶縁層
１２は、導電Ｎ４９，１１とによって構成される急峻な
段差形状を緩和するようになっており、その上部に設け
られる例えばアルミニウムからなる導ｔｍの被着性７向
上できる。
りを生じることなく、導電層９と導電層１１とによって
構成される容量値を低下することがなくなる。これによ
って、メモリセルの情報の書き込み動作における書き込
み効率ヲ向上し、読み出し動作における信頼性の向上お
よび動作速度ケ向上することができる。さらに、絶縁層
１２は、導電Ｎ４９，１１とによって構成される急峻な
段差形状を緩和するようになっており、その上部に設け
られる例えばアルミニウムからなる導ｔｍの被着性７向
上できる。
１３は絶縁層１２と接合し導電層１１上部に設けられた
絶縁層である。ｎ′？型半導体領域１４は半導体素子が
形成されるべき領域の導電層９゜１１両側部の半導体基
板５主面部に設けられる。
絶縁層である。ｎ′？型半導体領域１４は半導体素子が
形成されるべき領域の導電層９゜１１両側部の半導体基
板５主面部に設けられる。
ｎ＋型半導体領域１４はソース領域またはドレイン領域
としてまたはグランド線（ＧＬ）として使用され、ＥＰ
ＲＯＭおよびＥＰＲＯＭのメモリセルを構成するための
ものである。
としてまたはグランド線（ＧＬ）として使用され、ＥＰ
ＲＯＭおよびＥＰＲＯＭのメモリセルを構成するための
ものである。
ＥＰＲＯＭのメモリセルＭ１すなわち、電界効果トラン
ジスタＱは、主として、半導体基板５、その上部に絶縁
層８を介して設けられた導電層９、該導電層９上部に絶
縁層１０Ｙ介して設けられた導電層１１および一対に設
けられた半導体領域１４によって構成されている。
ジスタＱは、主として、半導体基板５、その上部に絶縁
層８を介して設けられた導電層９、該導電層９上部に絶
縁層１０Ｙ介して設けられた導電層１１および一対に設
けられた半導体領域１４によって構成されている。
半導体素子等を覆うようにフィールド絶縁層６゜絶縁層
８，８Ａ、１２．１３上部に半導体素子等とその上部に
設けられる導電層とＹ電気的に分離するために、絶縁層
１５が設けられる。所定の半導体領域１４上部の絶縁層
８Ａ、１５Ｙ選択的に除去して接続孔１６が絶縁層１５
上部に設けられる導電層との電気的な接続をするために
設けられる。導電層１７は接続孔１６を介して所定の半
導体領域１４と電気的に接続し、絶縁層１５上部に前記
導電層（ＷＬ）１１と変差するようにＹ方向に延在し複
数本設けられる。導電層１７はＥＰＲ０Ｍのデータ線（
ＤＬ）Ｙ構成するためのものである。
８，８Ａ、１２．１３上部に半導体素子等とその上部に
設けられる導電層とＹ電気的に分離するために、絶縁層
１５が設けられる。所定の半導体領域１４上部の絶縁層
８Ａ、１５Ｙ選択的に除去して接続孔１６が絶縁層１５
上部に設けられる導電層との電気的な接続をするために
設けられる。導電層１７は接続孔１６を介して所定の半
導体領域１４と電気的に接続し、絶縁層１５上部に前記
導電層（ＷＬ）１１と変差するようにＹ方向に延在し複
数本設けられる。導電層１７はＥＰＲ０Ｍのデータ線（
ＤＬ）Ｙ構成するためのものである。
次に、メモリセルの導電＃９．１１の側部に設ける絶縁
層１２において、情報となる電荷の保持特性の絶縁Ｎ７
ｉ１２膜厚依存性について説明する。
層１２において、情報となる電荷の保持特性の絶縁Ｎ７
ｉ１２膜厚依存性について説明する。
第５図は、本発明の実施例Ｉを説明するための情報とな
る電荷の保持特性の絶縁層膜厚依存性を示す図であり、
第６図面乃至第６図（Ｑは、絶縁層膜厚を可変したＥＰ
）ｔＯＭのメモリセル（モデル）の要部断面図である。
る電荷の保持特性の絶縁層膜厚依存性を示す図であり、
第６図面乃至第６図（Ｑは、絶縁層膜厚を可変したＥＰ
）ｔＯＭのメモリセル（モデル）の要部断面図である。
第５図において、横軸は、情報となる電荷の保持特性の
温度依存性［１／ Ｔ（℃） ］ Ｙ示し、縦軸は、情
報となる電荷の保持時間の対数ＩＪ’ｏｇ（ｈｒ）ＩＹ
示すものである。データ（４）は、第６回置に示すモデ
ルにおけるもの、データ（Ｂｌは、第６図（Ｂｌに示す
モデルにおけるもの、データ＋ＣＩは、第６図（Ｑに示
すモデルにおけるものである。
温度依存性［１／ Ｔ（℃） ］ Ｙ示し、縦軸は、情
報となる電荷の保持時間の対数ＩＪ’ｏｇ（ｈｒ）ＩＹ
示すものである。データ（４）は、第６回置に示すモデ
ルにおけるもの、データ（Ｂｌは、第６図（Ｂｌに示す
モデルにおけるもの、データ＋ＣＩは、第６図（Ｑに示
すモデルにおけるものである。
第６図（５）乃至第６図（Ｑにおいて、第６図面は、セ
ルフアラインメントでバターニングした導電層９．１１
乞覆う熱酸化技術によるち密な酸化シリコン層を形成し
ない場合のモデルを示す。第６図向は、セルフアライン
メントでバターニングした導電層９，１０．ｌｌ’に覆
う熱酸化技術によるち密な酸化シリコン鳩１２Ａ”ｋ、
絶縁層８の略２分の１０膜厚で形成した場合のモデルを
示す。第６図１ｃＩは、セルフアラインメントでバター
ニングした導電層９．ＩＩＹ覆う熱酸化技術によるち密
な酸化シリコン層１２ＢＹ、絶縁層８または絶縁層１０
のうちどちらか薄い方の膜厚と同程度もしくはそれ以上
の膜厚で形成した場合のモデルを示す。
ルフアラインメントでバターニングした導電層９．１１
乞覆う熱酸化技術によるち密な酸化シリコン層を形成し
ない場合のモデルを示す。第６図向は、セルフアライン
メントでバターニングした導電層９，１０．ｌｌ’に覆
う熱酸化技術によるち密な酸化シリコン鳩１２Ａ”ｋ、
絶縁層８の略２分の１０膜厚で形成した場合のモデルを
示す。第６図１ｃＩは、セルフアラインメントでバター
ニングした導電層９．ＩＩＹ覆う熱酸化技術によるち密
な酸化シリコン層１２ＢＹ、絶縁層８または絶縁層１０
のうちどちらか薄い方の膜厚と同程度もしくはそれ以上
の膜厚で形成した場合のモデルを示す。
第５図および第６図面乃至第６図（Ｃ１から明らかなよ
うに、導電層９．１１）ｋ酸化シリコンｆｆ１１２Ｂで
覆うことによって、情報となる電荷の保持時間が向上さ
れる。
うに、導電層９．１１）ｋ酸化シリコンｆｆ１１２Ｂで
覆うことによって、情報となる電荷の保持時間が向上さ
れる。
本発明によれば、絶縁層８または絶縁層１ｏのうちどち
らか薄い方の膜厚と同程度もしくはそれ以上め膜厚を有
する酸化シリコン層１２Ｂで導電層９．１１’覆うこと
によって、導電層９に蓄積された電荷がその端部から半
導体基板５側または導電層１１（１８へリークすること
ン抑制し、情報となる電荷の保持特性を向上することが
できる。しかしながら、熱酸化技術によって酸化シリコ
ン層１２Ｂｙａ−形成した場合、長い熱処理工程ン必要
とするために、第６図（Ｑに点線で示すように１導電Ｊ
１９，１１端部に導を海９Ａ、ＩＩＡのような持ち上り
２生じてしまう。導電層９，１１端部の酸化膜の成長速
度が半導体主面５よりも速いために導電層９に比べ導電
層１１の持ち上りが大き℃・力）らである。従って、本
実施例は、熱酸化技術による酸化シリコン層１２ＢＫ変
えて、例えば、ＣＶＤ技術で形成した酸化シリコン層を
焼き固めた絶縁層１２ｙｉＩ−用いる。そして、その膜
厚は、特に、絶縁層８または絶縁層１０のうちどちらか
薄い万の膜厚と同程度もしくはそれよりも厚い万が好ま
しい。
らか薄い方の膜厚と同程度もしくはそれ以上め膜厚を有
する酸化シリコン層１２Ｂで導電層９．１１’覆うこと
によって、導電層９に蓄積された電荷がその端部から半
導体基板５側または導電層１１（１８へリークすること
ン抑制し、情報となる電荷の保持特性を向上することが
できる。しかしながら、熱酸化技術によって酸化シリコ
ン層１２Ｂｙａ−形成した場合、長い熱処理工程ン必要
とするために、第６図（Ｑに点線で示すように１導電Ｊ
１９，１１端部に導を海９Ａ、ＩＩＡのような持ち上り
２生じてしまう。導電層９，１１端部の酸化膜の成長速
度が半導体主面５よりも速いために導電層９に比べ導電
層１１の持ち上りが大き℃・力）らである。従って、本
実施例は、熱酸化技術による酸化シリコン層１２ＢＫ変
えて、例えば、ＣＶＤ技術で形成した酸化シリコン層を
焼き固めた絶縁層１２ｙｉＩ−用いる。そして、その膜
厚は、特に、絶縁層８または絶縁層１０のうちどちらか
薄い万の膜厚と同程度もしくはそれよりも厚い万が好ま
しい。
次に、本実施例の具体的な製造方法につ℃・て、その説
明をする。
明をする。
第７１囚乃至第７図（山は、本発明の実施例Ｉの製造方
法を説明するための各製造工程におけるＥＰＲＯＭの要
部断面図、第８回置は、第７図（Ｂｌの■Ａ−■Ａ切断
線における断面図、第８図ｔＢｌ ＆−１、第７図（Ｑ
の■Ｂ−■Ｂ切断線における断面図、第８図（Ｃ）は、
第７図（Ｊ）の■Ｃ−■Ｃ切断線における断面図である
。第９図（８）乃至第９図（ＪＩＧ家、本発明の実施例
１の製造方法を説明するための％製造工程におけるＥＦ
ＲＯＭの周辺回路の要部断面図であり、周辺回路を構成
する絶縁ゲート型電界効果トランジスタ（以下、ＭＩＳ
ＦＥＴとＸ、ｈう）ｙｒＥＰＲＯＭのメモリセルの各製
造工程に対応させて示したものである。
法を説明するための各製造工程におけるＥＰＲＯＭの要
部断面図、第８回置は、第７図（Ｂｌの■Ａ−■Ａ切断
線における断面図、第８図ｔＢｌ ＆−１、第７図（Ｑ
の■Ｂ−■Ｂ切断線における断面図、第８図（Ｃ）は、
第７図（Ｊ）の■Ｃ−■Ｃ切断線における断面図である
。第９図（８）乃至第９図（ＪＩＧ家、本発明の実施例
１の製造方法を説明するための％製造工程におけるＥＦ
ＲＯＭの周辺回路の要部断面図であり、周辺回路を構成
する絶縁ゲート型電界効果トランジスタ（以下、ＭＩＳ
ＦＥＴとＸ、ｈう）ｙｒＥＰＲＯＭのメモリセルの各製
造工程に対応させて示したものである。
まず、シリコン単結晶からなるｐ−型の半導体基板５を
用意する。モして、半導体素子力１形成されるべき領域
間部の半導体基板５主面部に、フィールド絶縁層６を形
成し、フィールド絶縁層６下部の半導体基板５主面部に
、ｐ型のチャネルストッパ領域７を形成する。フィール
ド絶縁Ｎ６Ａ家、半導体基板５の選択的な熱酸化技術に
よって形成し、チャネルストッパ領域７は、イオン注入
技術によってｐ型の不純物ン導入し、該不純物を前記熱
酸化技術によって引き伸し拡散を施して形成すればよい
。そして、第７図（２）および第９回置に示すように、
半導体素子が形成されるべき領域の半導体基板５主面上
部に、絶縁層８を形成する。これは、例えば半導体基板
５の熱酸化によって形成し、ゲート絶縁層を構成し得る
ように、その膜厚ビ５００ ［Ａ］程度にすればよい。
用意する。モして、半導体素子力１形成されるべき領域
間部の半導体基板５主面部に、フィールド絶縁層６を形
成し、フィールド絶縁層６下部の半導体基板５主面部に
、ｐ型のチャネルストッパ領域７を形成する。フィール
ド絶縁Ｎ６Ａ家、半導体基板５の選択的な熱酸化技術に
よって形成し、チャネルストッパ領域７は、イオン注入
技術によってｐ型の不純物ン導入し、該不純物を前記熱
酸化技術によって引き伸し拡散を施して形成すればよい
。そして、第７図（２）および第９回置に示すように、
半導体素子が形成されるべき領域の半導体基板５主面上
部に、絶縁層８を形成する。これは、例えば半導体基板
５の熱酸化によって形成し、ゲート絶縁層を構成し得る
ように、その膜厚ビ５００ ［Ａ］程度にすればよい。
第７図（５）および第９回置に示す工程の後に、ＥＰＲ
ＯＭのメモリセルのフローティングゲート。
ＯＭのメモリセルのフローティングゲート。
周辺回路のＭＩＳＦＥＴのゲート等を形成する。
このために、フィールド絶縁層６および絶縁Ｎ８上部に
製造プロセスにおける第１層目の導電層、例えば３５０
０［Ａ］程度の膜厚を有する多結晶シリコン層を形成し
、王として、低抵抗化乞目的として高濃度のリンを熱拡
散技術またはイオン注入技術によって導入する。この多
結晶シリコン層に所定のパターンニングヲ施し、ＥＦＲ
ＯＭのメモリセルが形成されるべき領域では、フローテ
ィングゲートを構成する多結晶シリコン膚９Ｂ）ｋ形成
し、周辺回路のＮＩ ５ＦＥＴが形成されるべき領域で
は、Ｍｌ ８ＦＥＴのゲート電極９ｃを形成する。
製造プロセスにおける第１層目の導電層、例えば３５０
０［Ａ］程度の膜厚を有する多結晶シリコン層を形成し
、王として、低抵抗化乞目的として高濃度のリンを熱拡
散技術またはイオン注入技術によって導入する。この多
結晶シリコン層に所定のパターンニングヲ施し、ＥＦＲ
ＯＭのメモリセルが形成されるべき領域では、フローテ
ィングゲートを構成する多結晶シリコン膚９Ｂ）ｋ形成
し、周辺回路のＮＩ ５ＦＥＴが形成されるべき領域で
は、Ｍｌ ８ＦＥＴのゲート電極９ｃを形成する。
そして、第７図（乃、第８図′囚および第９図（乃に示
すように、多結晶シリコン層９Ｂおよびゲート電極９Ｃ
４−覆うように、絶縁層１０Ａを形成する。
すように、多結晶シリコン層９Ｂおよびゲート電極９Ｃ
４−覆うように、絶縁層１０Ａを形成する。
これは、例えば多結晶シリコン層９Ｂの熱酸化によって
形成し、その膜厚ｗ５ｏｏ ｃＸ＋ｓ度に形成すればよ
い。
形成し、その膜厚ｗ５ｏｏ ｃＸ＋ｓ度に形成すればよ
い。
第７図（Ｂｌ、第８図（２）および第９図（Ｂ）に示す
工程の後に、第７図（Ｑ、第８図Ｕおよび第９図（Ｑに
示すように、ＥＰＲＯＭのメモリセルのコントロールゲ
ートおよびワード線（ＷＬ）を形成する。このために、
絶縁層１０Ａおよびフィールド絶縁層６上部に製造プロ
セスにおける第２＃目の導を層、例えば３５ｏｏ１’１
程度の膜厚を有し高濃度のリンン導入した多結晶シリコ
ン層１１Ｂ’ｌｋ形成する。
工程の後に、第７図（Ｑ、第８図Ｕおよび第９図（Ｑに
示すように、ＥＰＲＯＭのメモリセルのコントロールゲ
ートおよびワード線（ＷＬ）を形成する。このために、
絶縁層１０Ａおよびフィールド絶縁層６上部に製造プロ
セスにおける第２＃目の導を層、例えば３５ｏｏ１’１
程度の膜厚を有し高濃度のリンン導入した多結晶シリコ
ン層１１Ｂ’ｌｋ形成する。
第７図（Ｑ、第８図（旬および第９図（Ｑに示す工程の
後に、ＥＦＲＯＭのメモリセルが形成されるべき領域に
おいて、多結晶シリコン層１１Ｂ、絶縁層１０Ａおよび
多結晶シリコン＃９Ｂａ−パターニンクシ、コントロー
ルゲート（ＣＧ）およヒワード線（ＷＬ）となる導電層
重１と、７０−テイングゲー）（ＦＧ）となる導電層９
と、それらの間に存在する絶縁ｍｉｏを形成する。そし
て、第７図（Ｄおよび第９図（Ｉｌｌに示すように、導
電層９下部以外の絶縁層８とゲート電極９Ｃ下部以外の
絶縁１−８およびそれを覆うように設けられた絶縁層１
０ＡＹ選択的に除去して、導電層１１上面部。
後に、ＥＦＲＯＭのメモリセルが形成されるべき領域に
おいて、多結晶シリコン層１１Ｂ、絶縁層１０Ａおよび
多結晶シリコン＃９Ｂａ−パターニンクシ、コントロー
ルゲート（ＣＧ）およヒワード線（ＷＬ）となる導電層
重１と、７０−テイングゲー）（ＦＧ）となる導電層９
と、それらの間に存在する絶縁ｍｉｏを形成する。そし
て、第７図（Ｄおよび第９図（Ｉｌｌに示すように、導
電層９下部以外の絶縁層８とゲート電極９Ｃ下部以外の
絶縁１−８およびそれを覆うように設けられた絶縁層１
０ＡＹ選択的に除去して、導電層１１上面部。
ゲート電極９Ｃ上面部および半導体基板５０所定上面部
を露出させる。
を露出させる。
第７図（至）および第９図■ＩＫ示す工程の後に、第７
図の）および第９図（Ｅ）に示すように、全面に絶縁Ｉ
葎１２Ａを形成する。これは、例えば、ＣＶＤ技術によ
る酸化シリコン層によって形成し、その膜厚を５０００
〜１００００［Ａ’１程度ＪＣｊればよい。
図の）および第９図（Ｅ）に示すように、全面に絶縁Ｉ
葎１２Ａを形成する。これは、例えば、ＣＶＤ技術によ
る酸化シリコン層によって形成し、その膜厚を５０００
〜１００００［Ａ’１程度ＪＣｊればよい。
第７図（Ｄおよび第９図（Ｅｌに示す工程の後に、絶縁
層１２Ａにその形成された膜厚分に相当するりアクティ
ブイオンエツチング等の異方性エツチングを施す。第７
図「）および第９図（月に示すように、導電層９ｉ １
１側部に、絶縁層８，１０を覆い導を層１１上面部に達
する絶縁層１２Ｂが形成され、ゲート電極９Ｃ側部に、
その上面部に達する絶縁層１２Ｂが形成される。絶縁層
１２Ｂは、絶縁層８．１０のうち薄い万の膜厚と同程度
もしくはそれ以上の膜厚で形成される。
層１２Ａにその形成された膜厚分に相当するりアクティ
ブイオンエツチング等の異方性エツチングを施す。第７
図「）および第９図（月に示すように、導電層９ｉ １
１側部に、絶縁層８，１０を覆い導を層１１上面部に達
する絶縁層１２Ｂが形成され、ゲート電極９Ｃ側部に、
その上面部に達する絶縁層１２Ｂが形成される。絶縁層
１２Ｂは、絶縁層８．１０のうち薄い万の膜厚と同程度
もしくはそれ以上の膜厚で形成される。
９７図［Ｆ］および第９図（１１に示す工程の後に、熱
処理ン施すことによって第７図（ｑおよびＷＪ９図０忙
示すように、絶縁膜１２Ｂを焼き固めること（デンシフ
ァイ）によってち密化した絶縁層１２を形成する。同時
Ｋ、ソース領域またはドレイン領域として使用される半
導体領域が形成されるべき領域となる半導体基板５主面
上部に絶縁層８Ａが形成され、導を層１１およびゲート
電極９Ｃ上部に絶縁層１３が形成される。絶縁Ｎ１３は
、半導体領域形成のために導入する不純物のマスク。
処理ン施すことによって第７図（ｑおよびＷＪ９図０忙
示すように、絶縁膜１２Ｂを焼き固めること（デンシフ
ァイ）によってち密化した絶縁層１２を形成する。同時
Ｋ、ソース領域またはドレイン領域として使用される半
導体領域が形成されるべき領域となる半導体基板５主面
上部に絶縁層８Ａが形成され、導を層１１およびゲート
電極９Ｃ上部に絶縁層１３が形成される。絶縁Ｎ１３は
、半導体領域形成のために導入する不純物のマスク。
ＥＰＲＯＭの電気的特性に影響Ｚ与える不要な不純物に
よる汚染防止等をするためのものである。
よる汚染防止等をするためのものである。
前記熱処理工程は、例えば８００〜８５０［℃１程度の
スチーム酸化技術を用いればよい。これによれば、導電
７１１１． ゲート電極９Ｃ上面部の絶縁層１３は、５
００ ［Ａ）程度の膜厚で形成される。
スチーム酸化技術を用いればよい。これによれば、導電
７１１１． ゲート電極９Ｃ上面部の絶縁層１３は、５
００ ［Ａ）程度の膜厚で形成される。
また、第７図（Ｄ、第９図（Ｄに示す工程の後Ｋ、熱酸
化技術によって、導電層９．１１およびゲート電極９Ｃ
Ｙ覆う薄い絶縁層（膜厚としては、例えば３００ ［Ａ
］程度以下）′（Ｉ−形成した後に、絶縁層１２’Ｊｋ
形成することによって、導電層９，１１およびゲート電
極９Ｃと絶縁層１２との密着性Ｚより向上することかで
きる。なお、本実施例は、絶ｌ＃Ｎ１２の形成工程と同
時に絶縁層８Ａ、１３が形成できるので、製造プロセス
において有利である。
化技術によって、導電層９．１１およびゲート電極９Ｃ
Ｙ覆う薄い絶縁層（膜厚としては、例えば３００ ［Ａ
］程度以下）′（Ｉ−形成した後に、絶縁層１２’Ｊｋ
形成することによって、導電層９，１１およびゲート電
極９Ｃと絶縁層１２との密着性Ｚより向上することかで
きる。なお、本実施例は、絶ｌ＃Ｎ１２の形成工程と同
時に絶縁層８Ａ、１３が形成できるので、製造プロセス
において有利である。
第７図０および第９図ｔＧｌに示す工程の後に、第７図
０および第９図頭に示すように、王として、絶縁層１２
．１３およびフィールド絶縁＃６ン不純物導入のための
マスクとして用い、半導体素子が形成されるべき領域の
導電層９，１１およびゲート電極９Ｃ両側部の絶縁層８
Ａ’ａ’介した半導体基板５主面部に、ソース領域また
はドレイン領域として使用されるｎ１型の半導体領域１
４ｙ！１′形成する。これは、例えば、ｌＸｌ０”［原
子個／ｃＩｉｌ）程度のヒ素イオン不純物ン、７０〜９
０［ＫｅＶ］程度のエネルギのイオン注入技術によって
形成すればよい。絶縁層１２によってＥＰＲＯＭのメモ
リセルおよび周辺回路のＭＩ ５ＦＥＴのチャネルが形
成されるべき領域への拡散量が低減される。
０および第９図頭に示すように、王として、絶縁層１２
．１３およびフィールド絶縁＃６ン不純物導入のための
マスクとして用い、半導体素子が形成されるべき領域の
導電層９，１１およびゲート電極９Ｃ両側部の絶縁層８
Ａ’ａ’介した半導体基板５主面部に、ソース領域また
はドレイン領域として使用されるｎ１型の半導体領域１
４ｙ！１′形成する。これは、例えば、ｌＸｌ０”［原
子個／ｃＩｉｌ）程度のヒ素イオン不純物ン、７０〜９
０［ＫｅＶ］程度のエネルギのイオン注入技術によって
形成すればよい。絶縁層１２によってＥＰＲＯＭのメモ
リセルおよび周辺回路のＭＩ ５ＦＥＴのチャネルが形
成されるべき領域への拡散量が低減される。
導電層９と半導体領域１４およびゲート電極９Ｃと半導
体領域１４と忙よって構成さｊるεラー容量が低減され
る。従って、ＥＰＲＯＭおよびその周辺回路における動
作速度を向上することができる。半導体領域１４は、前
記絶縁層１２の形成後に形成され、それ以後に長い熱処
理工程は製造プロセスに無いので、必要以上の引き伸は
−し揮散は施されない。従って、充分な実効チャネル長
？得ることができるので、短チャンネル効果を防止する
ことができる。
体領域１４と忙よって構成さｊるεラー容量が低減され
る。従って、ＥＰＲＯＭおよびその周辺回路における動
作速度を向上することができる。半導体領域１４は、前
記絶縁層１２の形成後に形成され、それ以後に長い熱処
理工程は製造プロセスに無いので、必要以上の引き伸は
−し揮散は施されない。従って、充分な実効チャネル長
？得ることができるので、短チャンネル効果を防止する
ことができる。
第７図頭および第９図頭に示す工程の後に、第７図山お
よび第９図（１）に示すように、全面に絶縁層１５Ｙ形
成する。これは、例えばグラス７０−によってその上面
部の平均化ができるフォス７才シリケートガラス層（Ｐ
ＳＧ）’ａ’用いればよい。
よび第９図（１）に示すように、全面に絶縁層１５Ｙ形
成する。これは、例えばグラス７０−によってその上面
部の平均化ができるフォス７才シリケートガラス層（Ｐ
ＳＧ）’ａ’用いればよい。
導電層９．１１およびゲート電極９Ｃによる急峻な段差
形状は、急峻な段差形状を緩和することのできる絶縁層
１２によって緩和されているので、絶縁層１５の上面部
はより平坦化されるようになっている。
形状は、急峻な段差形状を緩和することのできる絶縁層
１２によって緩和されているので、絶縁層１５の上面部
はより平坦化されるようになっている。
第７図山および第９図（ＩＩに示す工程の後に、所定の
半導体領域１４上部の絶縁層８Ａ、１５’Ｙ選択的に除
去し、接続孔１６を形成する。そして、第７図（Ｊ）、
第８図（０および第９図（Ｊｌに示すように、接続孔１
６ン弁して所定の半導体領域１４と電気的に接続するよ
うに、絶縁層１５上部に製造プロセスにおける第３層目
の導電層１７．１７ＡＹｉ成する。これは、例えばスパ
ッタ蒸着技術によるアルミニウム層を用いればよい。ア
ルミニウム層は、比較的低い抵抗値を有しているが、急
峻な段差部における被着性が悪い。しかしながら、絶縁
１−１５上面部は前述したようにその上面部が平坦化さ
れているので、アルミニウム層の被着性は良好であり、
多層配線技術における信頼性を向上することができろ。
半導体領域１４上部の絶縁層８Ａ、１５’Ｙ選択的に除
去し、接続孔１６を形成する。そして、第７図（Ｊ）、
第８図（０および第９図（Ｊｌに示すように、接続孔１
６ン弁して所定の半導体領域１４と電気的に接続するよ
うに、絶縁層１５上部に製造プロセスにおける第３層目
の導電層１７．１７ＡＹｉ成する。これは、例えばスパ
ッタ蒸着技術によるアルミニウム層を用いればよい。ア
ルミニウム層は、比較的低い抵抗値を有しているが、急
峻な段差部における被着性が悪い。しかしながら、絶縁
１−１５上面部は前述したようにその上面部が平坦化さ
れているので、アルミニウム層の被着性は良好であり、
多層配線技術における信頼性を向上することができろ。
これら一連の製造工程によって、本実施例のＥＰＲＯＭ
は完成する。なお、この後に、保護膜等の処理工程を施
してもよい。
は完成する。なお、この後に、保護膜等の処理工程を施
してもよい。
また、第７図（Ｆ′）で形成した絶縁層１２Ｂは、第７
図頭に示すようＫしてもよい。
図頭に示すようＫしてもよい。
第７図頭は、本発明のその他の実施例Ｉの製造方法を説
明するための各製造工程におけるＥＰＲＯＭの要部断面
図である。
明するための各製造工程におけるＥＰＲＯＭの要部断面
図である。
すなわち、第７図［Ｆ］Ｋ示す工程の後Ｋ、絶縁層１２
Ａの異方性エツチング量を制御し、第７図頭に示すよう
に、絶縁＄８．ＩＯＹ覆う絶縁層１２Ｃ７形成してもよ
い。
Ａの異方性エツチング量を制御し、第７図頭に示すよう
に、絶縁＄８．ＩＯＹ覆う絶縁層１２Ｃ７形成してもよ
い。
なお、前述の説明では、ＣＶＤ技術による酸化シリコン
層で絶縁層１２を形成したが、スノくツタ技術、プラズ
マＣＶＤ技術による酸化シリコン層あるいはグラスフロ
ーを生じない程度の低濃度の７オスフオシリケートガラ
ス層Ｙ焼き固め（デンシファイ）して絶縁層１２を形成
してもよい。
層で絶縁層１２を形成したが、スノくツタ技術、プラズ
マＣＶＤ技術による酸化シリコン層あるいはグラスフロ
ーを生じない程度の低濃度の７オスフオシリケートガラ
ス層Ｙ焼き固め（デンシファイ）して絶縁層１２を形成
してもよい。
また、前述の説明では、ＥＦＲＯＭの周辺回路のＭＩＳ
ＦＥＴ１−構成するゲート電極９Ｃ”ｉ’製造プロセス
における第１層目の導電層によって形成したが、製造プ
ロセスにおける第２層目の導電膚によって形成してもよ
い。
ＦＥＴ１−構成するゲート電極９Ｃ”ｉ’製造プロセス
における第１層目の導電層によって形成したが、製造プ
ロセスにおける第２層目の導電膚によって形成してもよ
い。
〔実施例■〕
次に、前記実施例Ｉと異なる具体的な製造方法について
、その説明をする。
、その説明をする。
第１０図（２）乃至第１０図（Ｄは、本発明の実施例■
の製造方法を説明するための各製造工程におけるＥＰＲ
ＯＭの要部断面図である。
の製造方法を説明するための各製造工程におけるＥＰＲ
ＯＭの要部断面図である。
前記実施例■の第７図（Ｑに示す工程の後に、熱処理工
程ケ施し、第１０図（５）に示すように、絶縁層１２Ａ
をち密化した絶縁層１２ＥＹ形成する。
程ケ施し、第１０図（５）に示すように、絶縁層１２Ａ
をち密化した絶縁層１２ＥＹ形成する。
ソース領域またはドレイン領域である半導体領域ケ形成
前であるので、例えば８００〜１０００１−℃］程度の
比較的高温度のスチームまたはドライ０２ｒｍ化技術に
よって形成できる。
前であるので、例えば８００〜１０００１−℃］程度の
比較的高温度のスチームまたはドライ０２ｒｍ化技術に
よって形成できる。
第１０図（Ａｌに示す工程の後に、実施例■と同様に異
方性のエツチングを施し、第１０図（ＢＩＶｃ示すよう
に、絶縁層１２を形成する。
方性のエツチングを施し、第１０図（ＢＩＶｃ示すよう
に、絶縁層１２を形成する。
第１０図（匂に示す工程の後に、熱処理工程Ｚ施し、第
１０図（Ｃ１に示すように、絶縁層８Ａ、１３１ご形成
する。
１０図（Ｃ１に示すように、絶縁層８Ａ、１３１ご形成
する。
第１０図１ｃＩ Ｋ示す工程の後に、第１０図０に示す
ように、絶縁層８Ａン介した半導体基板５王面部に、ソ
ース領域またはドレイン領域として使用されるｎ＋型の
半導体領域１４’Ｙ形成する。
ように、絶縁層８Ａン介した半導体基板５王面部に、ソ
ース領域またはドレイン領域として使用されるｎ＋型の
半導体領域１４’Ｙ形成する。
第１０図０］Ｋ示す工程の後に、前記実施例Ｉの第７図
（幻に示す工程およびそれ以後の工程Ｚ施せばよい。
（幻に示す工程およびそれ以後の工程Ｚ施せばよい。
これら一連の製造工程によって、本実施例のＥＦＲＯＭ
は完成する。
は完成する。
〔実施例■］
まず、本実施例の具体的な構造について、その説明をす
る。
る。
第１１図は、本発明の実施例■の構造を説明するための
ＥＦＲＯＭの要部断面図、第１２図は、第１１図の店−
■切断線における断面図である。
ＥＦＲＯＭの要部断面図、第１２図は、第１１図の店−
■切断線における断面図である。
第４１図および第１２図において、１４ＡはＥＰＲＯＭ
のメモリセルとなる電界効果トランジスタのチャネルが
形成されるべき領域と半導体領域１４と電気的に接続し
てそれとの間の半導体基板５主面部に設けられｙ：ｎ−
型の半導体領域である。
のメモリセルとなる電界効果トランジスタのチャネルが
形成されるべき領域と半導体領域１４と電気的に接続し
てそれとの間の半導体基板５主面部に設けられｙ：ｎ−
型の半導体領域である。
これは、例えば、半導体領域１４’Ｙ設けたとき姥、絶
縁Ｎ１２によってチャネルが形成されるべき領域への引
き伸し拡散量が充分でない場合、また、電界効果トラン
ジスタのドレイン領域となる半導体領域１４と半導体基
板５との接合耐圧Ｚ向上する場合に、それらを解決する
ものとして有効である。
縁Ｎ１２によってチャネルが形成されるべき領域への引
き伸し拡散量が充分でない場合、また、電界効果トラン
ジスタのドレイン領域となる半導体領域１４と半導体基
板５との接合耐圧Ｚ向上する場合に、それらを解決する
ものとして有効である。
次に、本実施例の具体的な製造方法について、その説明
をする。
をする。
第１３図は、本発明の実施例■の製造方法を説明するた
めの要部製造工程におけるＥＰＲＯＭの要部断面図であ
る。
めの要部製造工程におけるＥＰＲＯＭの要部断面図であ
る。
前記実施例Ｉの第７図のに示す工程の後に、王として、
導電層１１．フィールド絶縁層６′１ｆｔ不純物導入の
ためのマスクとして用い、第１３図に示すように、導電
層９，１１両側部の半導体基板５主面部に、ｎ−型の半
導体領域１４ＡＹ形成する。
導電層１１．フィールド絶縁層６′１ｆｔ不純物導入の
ためのマスクとして用い、第１３図に示すように、導電
層９，１１両側部の半導体基板５主面部に、ｎ−型の半
導体領域１４ＡＹ形成する。
これは、例えば、ｌＸｌ０”〜ｌＸｌ０１！ｊ［原子個
／Ｃｍｌ〕程度のヒ素イオン不純物またはリンイオン不
純物を用い、７０〜９０ ［ＫｅＶ］程度のエネルギの
イオン注入技術によって形成すれはよい。
／Ｃｍｌ〕程度のヒ素イオン不純物またはリンイオン不
純物を用い、７０〜９０ ［ＫｅＶ］程度のエネルギの
イオン注入技術によって形成すれはよい。
また、半導体領域１４ＡＹ形成すべき不純物の導入に際
し、導電層９，１１および半導体基板５主面上部にそれ
らｔ覆う耐不純物導入のためのマスクとなる絶縁層を設
け、熱拡散等による不純物の導入後に、前記絶縁層を除
去してもよい。
し、導電層９，１１および半導体基板５主面上部にそれ
らｔ覆う耐不純物導入のためのマスクとなる絶縁層を設
け、熱拡散等による不純物の導入後に、前記絶縁層を除
去してもよい。
第１３図に示す工程の後に、前記実施例Ｉの第７図■に
示す工程およびそれ以後め工程ン施せばよい。
示す工程およびそれ以後め工程ン施せばよい。
これら一連の工程によって、本実施例のＥＦＲＯＭは完
成する。
成する。
なお、本実施例は、前記実施例Ｉに限定されるものでは
なく、前記実施例…の製造方法を適用してもよい。
なく、前記実施例…の製造方法を適用してもよい。
本実施例では、前記実施例Ｉの第９図（２）〜第９図ｔ
Ｊｌで示した周辺回路のＭＩＳＦＥＴンも同様の構造と
することができる。すなわち、第９図（Ｄに示す状態で
第１３図の工程と同時Ｋｎ−型半導体領域を形成する。
Ｊｌで示した周辺回路のＭＩＳＦＥＴンも同様の構造と
することができる。すなわち、第９図（Ｄに示す状態で
第１３図の工程と同時Ｋｎ−型半導体領域を形成する。
この後、第９図に示す工程に従えば、周辺回路のＭＩＳ
ＦＥＴのソース領域およびドレイン領域は、ｎ＋型半導
体領域１４とｎ−型半導体領域１４Ａとで構成される。
ＦＥＴのソース領域およびドレイン領域は、ｎ＋型半導
体領域１４とｎ−型半導体領域１４Ａとで構成される。
これによって、ＭＩ ５ＦＥＴの接合のブレークダウン
電圧の向上、ホットキャリア発生の抑制等の効果が得ら
れる。
電圧の向上、ホットキャリア発生の抑制等の効果が得ら
れる。
し実施例■〕
まず、本実施例の具体的な構造について、その説明暑す
る。
る。
第１４図は、本発明の実施例■の構造を説明するための
ＥＦＲＯＭの要部断面図、第１５図は、第１４図のｘｖ
−ｘｖ切断線における断面図である。
ＥＦＲＯＭの要部断面図、第１５図は、第１４図のｘｖ
−ｘｖ切断線における断面図である。
１１Ｃは絶縁層１０を介して導！＃９上部に設けられた
導電層１１Ｃは、半導体素子が形成されるべき領域すな
わち導電層９上部ではＥＰＲＯＭのメモリセルのコント
ロールゲー）（ＣＧ）’＆構成し、それ以外の部分では
ＥＦＲＯＭのワード線（ＷＬ）’ａ−構成するためのも
のである。導電層１１Ｃは、多結晶シリコン＃ｌＩＤ上
部に、それよりも低い抵抗値ヲ有スるモリブデン、タン
グステン、タンタル、チタン等の高融点金属とシリコン
との化合物であるシリサイド層１１Ｅ’に被着して構成
されている。これによって、ＥＰＲＯＭの動作速度を向
上することができる。導電層１１Ｃは、シリサイド層１
１Ｅのみ、あるいは、高融点金属層によって構成しても
よい。１４Ｂは半導体領域１４主面部に設けられたシリ
サイド層であり、半導体領域１４の抵抗値ン低減し、Ｅ
ＦＲＯＭの動作速度を向上するためのものである。
導電層１１Ｃは、半導体素子が形成されるべき領域すな
わち導電層９上部ではＥＰＲＯＭのメモリセルのコント
ロールゲー）（ＣＧ）’＆構成し、それ以外の部分では
ＥＦＲＯＭのワード線（ＷＬ）’ａ−構成するためのも
のである。導電層１１Ｃは、多結晶シリコン＃ｌＩＤ上
部に、それよりも低い抵抗値ヲ有スるモリブデン、タン
グステン、タンタル、チタン等の高融点金属とシリコン
との化合物であるシリサイド層１１Ｅ’に被着して構成
されている。これによって、ＥＰＲＯＭの動作速度を向
上することができる。導電層１１Ｃは、シリサイド層１
１Ｅのみ、あるいは、高融点金属層によって構成しても
よい。１４Ｂは半導体領域１４主面部に設けられたシリ
サイド層であり、半導体領域１４の抵抗値ン低減し、Ｅ
ＦＲＯＭの動作速度を向上するためのものである。
次に、本実施例の具体的な製造方法について、その説明
ｔする。
ｔする。
第１６回置乃至第１６図（Ｑは、本発明の実施例■の第
１製造方法を説明するための各製造工程におけるＥＰＲ
ＯＭの要部断面図である。
１製造方法を説明するための各製造工程におけるＥＰＲ
ＯＭの要部断面図である。
前記実施例■の第１０図Ｕに示す工程の後に、第１６回
置に示すように、半導体基板５主面部に、ソース領域ま
たはドレイン領域として使用されるｎ＋ｉの半導体領域
１４を形成する。
置に示すように、半導体基板５主面部に、ソース領域ま
たはドレイン領域として使用されるｎ＋ｉの半導体領域
１４を形成する。
第１６回置に示す工程の後に、第１６図（ＢＩＫ示すよ
うに、例えば選択ＣＶＤ（又はＭＯＣＶＤ）技術により
て、導電層１１上部および半導体領域１４上部に選択的
に高融点金属層１４ＣＹ形成する。高融点金属層１４Ｃ
は、例えば４ングステン（Ｗ）７用いればよい。
うに、例えば選択ＣＶＤ（又はＭＯＣＶＤ）技術により
て、導電層１１上部および半導体領域１４上部に選択的
に高融点金属層１４ＣＹ形成する。高融点金属層１４Ｃ
は、例えば４ングステン（Ｗ）７用いればよい。
第１６図（Ｂｌに示す工程の後に、熱処理技術によって
、第１６図（Ｃ１に示すように、その下部を多結晶シリ
コン層１１Ｄとして残し導電層１１の上部乞シリサイド
層ＬＩＥに形成し、さらに、半導体領域１４の王面部を
シリサイド層１４ＢＫ形成する。
、第１６図（Ｃ１に示すように、その下部を多結晶シリ
コン層１１Ｄとして残し導電層１１の上部乞シリサイド
層ＬＩＥに形成し、さらに、半導体領域１４の王面部を
シリサイド層１４ＢＫ形成する。
第１６図（Ｑに示す工程の後に、前記実施例Ｉの第７図
山に示す工程およびそれ以後の工程ン施せばよい。
山に示す工程およびそれ以後の工程ン施せばよい。
こハら一連の製造工程によって、本実施例のＥＰＲＯＭ
は完成する。
は完成する。
＠１７図（２）および第１７図（Ｂｌは、本発明の実施
例■の第２製造方法ケ説明するための各製造工程におけ
るＥＦＲＯＭの要部断面図である。
例■の第２製造方法ケ説明するための各製造工程におけ
るＥＦＲＯＭの要部断面図である。
前記第１英造方法の第１６図（５）に示す工程の後に、
第１７回置に示すように、例えばスパッタ技術によって
、全面に高融点金属層（例えばＴｉ、 Ｗ。
第１７回置に示すように、例えばスパッタ技術によって
、全面に高融点金属層（例えばＴｉ、 Ｗ。
Ｔａ、 Ｍｏ ） １４ ＤＹ影形成る。
第１７図（ＡＪＫ、示す工程の後に、熱処理技術によっ
て、第１７図（Ｂｌに示すように、露出したシリコンと
高融点金属層１４Ｄとン反応させ、導電層１１上部をそ
の下部を多結晶シリコン層１１Ｄとして残しシリサイド
層１１Ｅに形成し、さらに、半導体領域１４王面部をシ
リサイド＃１４Ｂに形成する。そし、て、この後に、シ
リサイド化していない高融点金属層１４Ｄ’に選択的に
除去する。
て、第１７図（Ｂｌに示すように、露出したシリコンと
高融点金属層１４Ｄとン反応させ、導電層１１上部をそ
の下部を多結晶シリコン層１１Ｄとして残しシリサイド
層１１Ｅに形成し、さらに、半導体領域１４王面部をシ
リサイド＃１４Ｂに形成する。そし、て、この後に、シ
リサイド化していない高融点金属層１４Ｄ’に選択的に
除去する。
この後、前記実施例Ｉの第７図（１）に示す工程および
それ以後の工程２施せはよい。
それ以後の工程２施せはよい。
これら一連の製造工程によって、本実施例のＥＰＲＯＭ
は完成する。
は完成する。
また、本実施例を前記実施例■に適用してもよ（）。
第１８図および第１９図は、本発明の実施例■ ゛の具
体的な構造ン説明するためのＥＦＲＯＭの要部断面図で
ある。
体的な構造ン説明するためのＥＦＲＯＭの要部断面図で
ある。
本実施例は、前記実施例における絶縁層１２Ｙ形成する
のではなく、焼き固めち密化した酸化シリコン層である
絶縁層１２Ｅ″４ｇ：そのまま利用したものである。
のではなく、焼き固めち密化した酸化シリコン層である
絶縁層１２Ｅ″４ｇ：そのまま利用したものである。
し効果〕
フローティングゲートとなる第４の導電層を有する電界
効果トランジスタを備えた半導体集積回路装置において
、以下に述べる効果を得ることができる。
効果トランジスタを備えた半導体集積回路装置において
、以下に述べる効果を得ることができる。
（１１、第１の導電層の側部に、少なくとも電界効果ト
ランジスタＹ構成するゲート絶＊Ｎ’ｆｒ：覆うように
、例えば焼き固めた酸化シリコン層からなる第１の絶縁
＃を設けることによって、前記第１の導′Ｗｔ層に蓄積
される情報となる電荷の半導体基板側へのリーク現象を
抑制することができるので、電界効果トランジスタの情
報となる電荷の保持特性乞向上することができる。
ランジスタＹ構成するゲート絶＊Ｎ’ｆｒ：覆うように
、例えば焼き固めた酸化シリコン層からなる第１の絶縁
＃を設けることによって、前記第１の導′Ｗｔ層に蓄積
される情報となる電荷の半導体基板側へのリーク現象を
抑制することができるので、電界効果トランジスタの情
報となる電荷の保持特性乞向上することができる。
（２）、第１の導電層の側部に、少なくともゲート絶縁
層２覆い、かつ、それよりも膜厚の厚い第１の絶縁層を
設けることによって、前記第１の導電層に蓄積される情
報となる電荷の半導体基板側へのリーク現象を抑制する
ことができるので、電界効果トランジスタの情報となる
電荷の保持特性Ｚ向上することができる。
層２覆い、かつ、それよりも膜厚の厚い第１の絶縁層を
設けることによって、前記第１の導電層に蓄積される情
報となる電荷の半導体基板側へのリーク現象を抑制する
ことができるので、電界効果トランジスタの情報となる
電荷の保持特性Ｚ向上することができる。
（３）、第１の導電層と、その上部に層間絶縁層ン介し
てコントロールゲートとなる第２の導電層とを有する導
電層により構成されてなる電界効果トランジスタを備え
、前記導電層の側部に、少なくともゲート絶縁層と層間
絶縁層とを覆うように、第１の絶縁層を設けることによ
って、前記ｗ、１ノ導電層に蓄積される情報となる電荷
の半導体基板側及びコントロールゲート側へのリーク現
象を抑制することができるので、電界効果トランジスタ
の情報となる電荷の保持特性ケ向上することができ、か
つ、特に第２の導電層の端部における持ち上りｔ防止す
ることができるので、第１の導電層と第２の導電層とに
よって構成される寄生容量値の低下を抑制することがで
きる。
てコントロールゲートとなる第２の導電層とを有する導
電層により構成されてなる電界効果トランジスタを備え
、前記導電層の側部に、少なくともゲート絶縁層と層間
絶縁層とを覆うように、第１の絶縁層を設けることによ
って、前記ｗ、１ノ導電層に蓄積される情報となる電荷
の半導体基板側及びコントロールゲート側へのリーク現
象を抑制することができるので、電界効果トランジスタ
の情報となる電荷の保持特性ケ向上することができ、か
つ、特に第２の導電層の端部における持ち上りｔ防止す
ることができるので、第１の導電層と第２の導電層とに
よって構成される寄生容量値の低下を抑制することがで
きる。
（４）、前記（３）によって、寄生容量値の低下を抑制
できるので、情報の書き込みおよび読み出し動作におけ
る信頼性と動作速度とを向上することができる。
できるので、情報の書き込みおよび読み出し動作におけ
る信頼性と動作速度とを向上することができる。
（５）、前記導電層側部に、その急峻な段差形状を緩和
することのできる前記第１の絶縁層Ｙ設けることによっ
て、その上部に設けられる絶縁７１上面部が平坦化でき
るので、絶縁層上面部に設けられる上層の導電層の被着
性を向上することができる。
することのできる前記第１の絶縁層Ｙ設けることによっ
て、その上部に設けられる絶縁７１上面部が平坦化でき
るので、絶縁層上面部に設けられる上層の導電層の被着
性を向上することができる。
（６）、電界効果トランジスタの前記導電層側部および
それ以外例えばＭＩＳＦＥＴのゲート電極側部に、それ
らの急峻な段差形状を緩和することのできる前記第１の
絶縁層を設けることによって、それらの上部に設けられ
る絶縁層上面部が平坦化できるので、絶縁層上面部に設
けられる上層の導電層の被着性を向上することができる
。
それ以外例えばＭＩＳＦＥＴのゲート電極側部に、それ
らの急峻な段差形状を緩和することのできる前記第１の
絶縁層を設けることによって、それらの上部に設けられ
る絶縁層上面部が平坦化できるので、絶縁層上面部に設
けられる上層の導電層の被着性を向上することができる
。
（７）、前記導電層側部に第１の絶縁層を形成した後に
、ソース領域またはドレイン領域として使用される一対
の半導体領域を形成することによって、半導体領域の不
要な引き伸し拡散を生じるような長い熱処理工程はなく
なるので、浅い接合深さｌ有する半導体領域を設けるこ
とができる。
、ソース領域またはドレイン領域として使用される一対
の半導体領域を形成することによって、半導体領域の不
要な引き伸し拡散を生じるような長い熱処理工程はなく
なるので、浅い接合深さｌ有する半導体領域を設けるこ
とができる。
（８）、前記（７）および第１の絶縁層によって、半導
体領域は、電界効果トランジスタのチャネルが形成され
るべき領域への不要な引き伸し拡散量は抑制され、充分
な実効チャネル長ン得ることができるので、短チャンネ
ル効果を防止することができる。
体領域は、電界効果トランジスタのチャネルが形成され
るべき領域への不要な引き伸し拡散量は抑制され、充分
な実効チャネル長ン得ることができるので、短チャンネ
ル効果を防止することができる。
（９）、前記（７）および第１の絶縁層によって、半導
体領域は、電界効果トランジスタのチャネルが形成され
るべき領域への不要な引き伸し拡散量は抑制されるので
、前記第１の導電層と半導体領域とにより構成されるミ
ラー容量ヶ低減することができる。
体領域は、電界効果トランジスタのチャネルが形成され
るべき領域への不要な引き伸し拡散量は抑制されるので
、前記第１の導電層と半導体領域とにより構成されるミ
ラー容量ヶ低減することができる。
住〔、前記（９）によって、ミラー容量を低減すること
ができるので、動作速度乞向上することができる。
ができるので、動作速度乞向上することができる。
αυ、前記（１１乃至（６）および（８）によって、情
報となる電荷の保持特性の向上、上層の導電層の被着性
の向上および短チャンネル効果ン防止することができる
ので、半導体集積回路装置の信頼性を向上することがで
きる。
報となる電荷の保持特性の向上、上層の導電層の被着性
の向上および短チャンネル効果ン防止することができる
ので、半導体集積回路装置の信頼性を向上することがで
きる。
（Ｉｚ、前記（４１，（７）および（９）によって、半
導体集積回路装置の動作速度を向上することができる。
導体集積回路装置の動作速度を向上することができる。
０、前記（１１乃至＋４１． （７）、 （８）および
αＤによって、その信頼性ケ著しく向上できるので、半
導体集積回路装置の高集積化が可能となる０ 以上、本発明者によってなされた発明を前記実施例にも
とつき具体的に説明したが、本発明は前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。 “ 例えは、前記実施例は半導体基板にＥＰＲＯＭのメモリ
セルン設けた場合につい【説明したが、半導体基板にウ
ェル領域を設け、該ウェル領域にＥＦＲＯＭのメモリセ
ルン設けてもよい。
αＤによって、その信頼性ケ著しく向上できるので、半
導体集積回路装置の高集積化が可能となる０ 以上、本発明者によってなされた発明を前記実施例にも
とつき具体的に説明したが、本発明は前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。 “ 例えは、前記実施例は半導体基板にＥＰＲＯＭのメモリ
セルン設けた場合につい【説明したが、半導体基板にウ
ェル領域を設け、該ウェル領域にＥＦＲＯＭのメモリセ
ルン設けてもよい。
また、前記実施例はフローティングゲートとコントロー
ルゲートとｔ有するＥＦＲＯＭのメモリセ）Ｖについて
説明したが、これに限定されるものではなく、フローテ
ィングゲートのみを有するメモリセルであってもよい。
ルゲートとｔ有するＥＦＲＯＭのメモリセ）Ｖについて
説明したが、これに限定されるものではなく、フローテ
ィングゲートのみを有するメモリセルであってもよい。
また、前記実施例はＥＰＲＯＭの周辺回路としてＭＩＳ
ＦＥ’ｌ’Ｙ用いて説明したが、相補型のＭＩＳＦＥＴ
、バイポーラトランジスタであってもＪ：Ｘ、１゜
ＦＥ’ｌ’Ｙ用いて説明したが、相補型のＭＩＳＦＥＴ
、バイポーラトランジスタであってもＪ：Ｘ、１゜
第１図は、本発明の実施例■の概！！す説明するための
ＥＦＲＯＭの要部を示す等価回路図、第２図は、本発明
の実施例Ｉ’Ｙ説明するためのＥＦＲＯＭ＋７）要部平
面図、 第３図は、第２図のｉｌｌ −１［切断線における断面
図、 第４図は、第２図のＩＶ −ｆｆ切断線における断面図
、 第５図は、本発明の実施例■Ｙ説明するための情報とな
る電荷の保持特性の絶縁層膜厚依存性ｙ示す図、 第６回置乃至第６図１ｃＩは、絶縁層膜厚を可変し製造
方法ン説明するための各製造工程におけるＥＰＲＯＭの
要部断面図、 第８図面は、第７図（Ｂｌの■Ａ−■Ａ切断線における
断面図、 第８図（Ｂ）は、第７図（Ｑの■Ｂ−■Ｂ切断線におけ
る断面図、 第８図（０は、第７図（ｉｌｌ７）ＶＩＣ−■Ｃ切断線
＆１ける断面図、 第９図（２）乃至第９図（Ｊｌは、本発明の実施例１の
製造方法乞説明するための各製造−Ｌ程におけるＥＰＲ
ＯＭの周辺回路の要部断面図、 第７図「）および第７図■は、本発明のその他の実施例
■の製造方法を説明するための各製造工程におけるＥＦ
ＲＯＭの要部断面図、 第１０図（５）乃至第１０図（１））は、本発明の実施
例Ｕの製造方法を説明するための各製造工程におけるＥ
ＦＲＯＭの要部断面図、 第１１図は、本発明の実施例１１１馨説明するためのＥ
ＦＲＯＭの要部断面図、 第１２図は、第１１図の■−■切断線における断面図、 第１３図は、本発明の実施例■の製造方法を説明するた
めの要部製造］Ｌ程におけるＥＰＲＯＭの要部断面図、 第１４図は、本発明の実施例ＩＶｇ睨明するためのＥＦ
ＲＯＭの要部断面図、 ！１５図は、第１４図のＸＶ−ＸＶ切断線における断面
図、 第１６回置乃至第１６図（Ｑは、本発明の実施例■の第
１製造方法χ説明するための各ｍ造工程におけるＥＰＲ
ＯＭの要部断面図、 第１７図面および第１７図上は、本発明の実施例■の第
２製造方法ケ説明するための各製造工程におけるＥＰＲ
ＯＭの要部断面図、 Ｗ、１８図および第１９図は、本発明の実施例Ｖの具体
的な構造を説明する乱めのＥＰＲＯＭの要部断面図であ
る。 図中、１・・・Ｘ−デコーダ、２・・・Ｙ−−７’コー
ダ、３・・・書き込み回路、４・・・センスアンプ、５
・・・半導体基板、６・・・フィールド絶縁層、７・・
・チャネルストッパ領域、８．８Ａ、１０．ＩＯＡ、１
２゜１２Ａ乃至１２Ｂ、１３．１５・・・絶縁層、９゜
９Ａ、１１．ＩＩＡ、ＩＩＣ，１７，１７Ａ・・・導電
層、９Ｂ、ＩＩＢ、ＩＩＤ・・・多結晶シリコン層、９
Ｃ・・・ゲート電極、ＩＩＥ、１４Ｂ・・・シリサイド
層、１４，１４Ａ・・・半導体領域、１４Ｃ，１４Ｄ・
・・高融点金属層、１６・・・接続孔、ＷＬ・・・ワー
ド線、ＤＬ・・・データ線、ＭＣ・・・メモリセル、Ｑ
・・・電界効果トランジスタ、ＦＧ・・・７０−ティン
グゲート、ＣＧ・・・コントロールゲートである。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ７ 図 第 ７ 図 （Ｂ） 第 ７ 図 （ｃ） 第 ７ 図 （Ｄン 第 ７ 図 ｔＦ） 第 ７ 図 （Ｆ） ／（／’） 第 ７ 図 （ケ２ 第 ７ 図 （Ｈ 第 ７ 図 とＩ） 第 ７ 図 第 ７ 図 （Ｋ） 第 ８ 図 とＡノ 第 ８ 図 第 ９ 図 第 ９ 図 第 ９ 図 （Ｃ） 第 ９ 図 （１）） 第 ９ 図 （ξン 第 ９ 図 （Ｆ） 第 ９ 図 Ｃケ） 第 ９ 図 ωノ ア（β） ０ 第 ９ 図 （１） 第 ９ 図 （、，７′） 第１０図 とＡノ 第１０図 （Ｂ） 第１０図 第１０図 Ｃθ２ 第１２図 第１３図 ７（Ｐ） ｊ 第１４図 第１５図 第１６図 （Ａン 第１７図 とＡン 第１７図 （Ｂ） 第１８図 第１９図 手続補正書（方式） ％式％ 発明の名称 半導体集積回路装置およびその製造方法補正をする者 Ｉ匣との１ｕｌｌイ 特許出願人 と、 称 Ｃ５１０１抹式会ン！ 日 立 製 作 所
代 理 人
ＥＦＲＯＭの要部を示す等価回路図、第２図は、本発明
の実施例Ｉ’Ｙ説明するためのＥＦＲＯＭ＋７）要部平
面図、 第３図は、第２図のｉｌｌ −１［切断線における断面
図、 第４図は、第２図のＩＶ −ｆｆ切断線における断面図
、 第５図は、本発明の実施例■Ｙ説明するための情報とな
る電荷の保持特性の絶縁層膜厚依存性ｙ示す図、 第６回置乃至第６図１ｃＩは、絶縁層膜厚を可変し製造
方法ン説明するための各製造工程におけるＥＰＲＯＭの
要部断面図、 第８図面は、第７図（Ｂｌの■Ａ−■Ａ切断線における
断面図、 第８図（Ｂ）は、第７図（Ｑの■Ｂ−■Ｂ切断線におけ
る断面図、 第８図（０は、第７図（ｉｌｌ７）ＶＩＣ−■Ｃ切断線
＆１ける断面図、 第９図（２）乃至第９図（Ｊｌは、本発明の実施例１の
製造方法乞説明するための各製造−Ｌ程におけるＥＰＲ
ＯＭの周辺回路の要部断面図、 第７図「）および第７図■は、本発明のその他の実施例
■の製造方法を説明するための各製造工程におけるＥＦ
ＲＯＭの要部断面図、 第１０図（５）乃至第１０図（１））は、本発明の実施
例Ｕの製造方法を説明するための各製造工程におけるＥ
ＦＲＯＭの要部断面図、 第１１図は、本発明の実施例１１１馨説明するためのＥ
ＦＲＯＭの要部断面図、 第１２図は、第１１図の■−■切断線における断面図、 第１３図は、本発明の実施例■の製造方法を説明するた
めの要部製造］Ｌ程におけるＥＰＲＯＭの要部断面図、 第１４図は、本発明の実施例ＩＶｇ睨明するためのＥＦ
ＲＯＭの要部断面図、 ！１５図は、第１４図のＸＶ−ＸＶ切断線における断面
図、 第１６回置乃至第１６図（Ｑは、本発明の実施例■の第
１製造方法χ説明するための各ｍ造工程におけるＥＰＲ
ＯＭの要部断面図、 第１７図面および第１７図上は、本発明の実施例■の第
２製造方法ケ説明するための各製造工程におけるＥＰＲ
ＯＭの要部断面図、 Ｗ、１８図および第１９図は、本発明の実施例Ｖの具体
的な構造を説明する乱めのＥＰＲＯＭの要部断面図であ
る。 図中、１・・・Ｘ−デコーダ、２・・・Ｙ−−７’コー
ダ、３・・・書き込み回路、４・・・センスアンプ、５
・・・半導体基板、６・・・フィールド絶縁層、７・・
・チャネルストッパ領域、８．８Ａ、１０．ＩＯＡ、１
２゜１２Ａ乃至１２Ｂ、１３．１５・・・絶縁層、９゜
９Ａ、１１．ＩＩＡ、ＩＩＣ，１７，１７Ａ・・・導電
層、９Ｂ、ＩＩＢ、ＩＩＤ・・・多結晶シリコン層、９
Ｃ・・・ゲート電極、ＩＩＥ、１４Ｂ・・・シリサイド
層、１４，１４Ａ・・・半導体領域、１４Ｃ，１４Ｄ・
・・高融点金属層、１６・・・接続孔、ＷＬ・・・ワー
ド線、ＤＬ・・・データ線、ＭＣ・・・メモリセル、Ｑ
・・・電界効果トランジスタ、ＦＧ・・・７０−ティン
グゲート、ＣＧ・・・コントロールゲートである。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ７ 図 第 ７ 図 （Ｂ） 第 ７ 図 （ｃ） 第 ７ 図 （Ｄン 第 ７ 図 ｔＦ） 第 ７ 図 （Ｆ） ／（／’） 第 ７ 図 （ケ２ 第 ７ 図 （Ｈ 第 ７ 図 とＩ） 第 ７ 図 第 ７ 図 （Ｋ） 第 ８ 図 とＡノ 第 ８ 図 第 ９ 図 第 ９ 図 第 ９ 図 （Ｃ） 第 ９ 図 （１）） 第 ９ 図 （ξン 第 ９ 図 （Ｆ） 第 ９ 図 Ｃケ） 第 ９ 図 ωノ ア（β） ０ 第 ９ 図 （１） 第 ９ 図 （、，７′） 第１０図 とＡノ 第１０図 （Ｂ） 第１０図 第１０図 Ｃθ２ 第１２図 第１３図 ７（Ｐ） ｊ 第１４図 第１５図 第１６図 （Ａン 第１７図 とＡン 第１７図 （Ｂ） 第１８図 第１９図 手続補正書（方式） ％式％ 発明の名称 半導体集積回路装置およびその製造方法補正をする者 Ｉ匣との１ｕｌｌイ 特許出願人 と、 称 Ｃ５１０１抹式会ン！ 日 立 製 作 所
代 理 人
Claims (1)
- 【特許請求の範囲】 １、他の領域と電気的に分離された第１の半導体領域上
部に第１の絶縁層を介して設けられた導電＃を具備し、
前記導電層の側部に、少なくとも第１の絶縁層を覆う第
２の絶縁層ン備えたことｔ特徴とする半導体集積回路装
置。 ２、前記導電層は、第１の絶縁層ン介して鰻けられた第
１の導電層と、該第１の導電層上部に第３の絶縁層を介
して設けられた第２の導電層とによって構成されてなる
こと乞特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 ３、前記第２の絶縁層は、焼き固められた酸化シリコン
層により構成されてなることン特徴とする特許請求の範
囲第１項および第２項記載の半導体集積回路装置。 ４、前記＃ｌ！２の絶縁層は、化学的気相析出技術によ
る酸化シリコン層またはゲラスフローン化しない低濃度
の７オスフオシリケ一トガラス層により構成されてなる
ことを特徴とする特許請求の範囲第１項および第２項記
載の半導体−積回路装置。 ５、前記第２の絶縁層は、スパッタ技術による酸化シリ
コン層により構成されてなることｔ特徴とする特許請求
の範囲第１項および第２項記載の半導体集積回路装置。 ６、前記第２の絶縁層は、プラズマ化学的気相析出技術
による酸化シリコン層により構成されてなることｔ特徴
とする特許請求の範囲第１項および第２項記載の半導体
集積回路装置。 ７、前記導電層は、その両側部の第１の半導体領域主面
部Ｋ、それと反対導電型の第２の半導体領域を具備し、
電界効果トランジスタを構成するものであることを特徴
とする特許請求の範囲第１項および第２項記載の半導体
集積回路装置。 ８、前記導電層は、その下部に、半導体素子８Ｕｔ電気
的に分離するためのフィールド絶縁層が介在し、半導体
素子間を電気的に接続する配ａｙ構成するものであるこ
とｗ％徴とする特許請求の範囲第１項および第２項記載
の半導体集積回路装置。 ９、前記電界効果トランジスタは、前記第２の絶縁層に
よって、そのチャネルが形成されるべき領域への前記第
２の半導体領域の引き伸し拡散量が抑制されてなること
を特徴とする特許請求の範囲第７項記載の半導体集積回
路装置。 １０、前記電界効果トランジスタは、そのチャネルが形
成されるべき領域と第２の半導体領域との間部に、第２
の半導体領域と同一導電型で電気的に接続されかつそれ
よりも低い不純物濃度を有する第３の半導体領域主面部
してなることを特徴とする特許請求の範囲第７項および
第９項記載の半導体集積回路装置。 １１、前記第１の導電層は、多結晶シリコン層によって
構成されてなることを特徴とする特許請求の範囲第２項
乃至第１０項記載の半導体集積回路装置。 １２、前記第２の導電層は、多結晶シリコン層によって
構成されてなることｔ特徴とする特許請求の範囲第２項
乃至第１１項記載の半導体集積回路装置。 １３、前記第２の導電層は、高融点金属層または高融点
金属とシリコンとの化合物であるシリサイド層によって
構成されてなることン特徴とする特許請求の範囲第２項
乃至第１１項記載の半導体集積回路装置。 １４、前記第２の導電層は′、多結晶シリコン層上部に
、高融点金属層または高融点金属とシリコンとの化合物
であるシリサイド層を被着して構成されてなることン特
徴とする特許請求の範囲第２項乃至第１１項記載の半導
体集積回路装置。 １５、他の領域と電気的に分離された第１の半導体領域
上部にＩ！１の絶縁層ン介して設けられた導電層を具備
し、前記導電層の側部に、少な（とも＠１の絶縁層を覆
い、第１の絶縁層または第３の絶縁層のうちどちらか薄
い方の膜厚と同程度もしくはそれよりも厚い膜厚を有イ
゛る第２の絶縁層を備えたことを特徴とする半導体集積
回路装置。 １６、他の領域と電気的に分離された第１の半導体領域
上部に第１の絶縁層Ｚ介して設けられた第１の導電層に
よりて構成されてなる導電層と、前記第１の導電層とそ
の上部に第３の絶縁層を介して設けられた第２の導電層
とによって構成されてなる導電層との複数種類の導電層
を具備し、前記複数種類のそれぞれの導電層の側部に、
少なくとも第１の絶縁層を覆う第２の絶縁層を備えたこ
とを特徴とする半導体集積回路装置。 １７、他の領域と電気的に分離された第１の半導体領域
土部に第１の絶縁層を介して設けられた第１の導電層と
、該第１の導電層上部に第３の絶縁層を介して設げら八
た第２の導電層とによって構成される導電層Ｚ形成する
工程と、前記導電層の両側部に、少なくとも第」の絶縁
層を覆う第２の絶縁層乞形成する工程と、前記導電層の
両側部の第１の半導体領域主面部に、第１の半導体領域
と反対導電型の一対の第２の半導体領域を形成する工程
とを具備してなることを特徴とする半導体集積回路装置
の製造方法。 １８、前記第２の絶縁層を形成する工程は、導電層を覆
う酸化シリコン層を形成し、導電層の両側型１トＩ Ｍ
ａ）ｍＩし、・ノ １１１ ・ノーンノ１−情−ｈ−
レ翼土１ ず２弦）ｒ残された酸化シリコン層を焼き固
めることｋよって形成してなることｔ特徴とする特許請
求の範囲第１７項記載の半導体集積回路装置の製造方法
。 １９、前記第２の絶縁層を形成する工程は、導電層を覆
う酸化シリコン層を形成し、該酸化シリコン層を焼き固
めた後に、導電層の両測部以外の酸化シリコン層を選択
的に除去してなることを特徴とする特許請求の範囲Ｉ！
１７項記載の半導体集積回路装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032355A JP2515715B2 (ja) | 1984-02-24 | 1984-02-24 | 半導体集積回路装置の製造方法 |
| KR1019850001005A KR930009481B1 (ko) | 1984-02-24 | 1985-02-18 | 반도체 집적회로 제조방법 |
| GB08504426A GB2156586B (en) | 1984-02-24 | 1985-02-21 | A semiconductor device with an insulated gate and an adjacent dense insulation layer |
| US07/161,433 US4872041A (en) | 1984-02-24 | 1988-02-24 | Semiconductor device equipped with a field effect transistor having a floating gate |
| HK407/90A HK40790A (en) | 1984-02-24 | 1990-05-24 | Semiconductor device and method of producing such a device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032355A JP2515715B2 (ja) | 1984-02-24 | 1984-02-24 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60177678A true JPS60177678A (ja) | 1985-09-11 |
| JP2515715B2 JP2515715B2 (ja) | 1996-07-10 |
Family
ID=12356649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59032355A Expired - Lifetime JP2515715B2 (ja) | 1984-02-24 | 1984-02-24 | 半導体集積回路装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4872041A (ja) |
| JP (1) | JP2515715B2 (ja) |
| KR (1) | KR930009481B1 (ja) |
| GB (1) | GB2156586B (ja) |
| HK (1) | HK40790A (ja) |
Cited By (3)
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| US6872624B2 (en) | 2001-02-08 | 2005-03-29 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating nonvolatile semiconductor memory device |
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| FR2638285B1 (fr) * | 1988-10-25 | 1992-06-19 | Commissariat Energie Atomique | Circuit integre a haute densite d'integration tel que memoire eprom et procede d'obtention correspondant |
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