JP2679146B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/36—Gate programmed, e.g. different gate material or no gate
- H10B20/363—Gate conductor programmed
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特にマスクROM半
導体記憶装置およびその製造方法に関する。
導体記憶装置およびその製造方法に関する。
第３図および第４図はそれぞれ従来のマスクROM半導
体記憶装置のセル・マトリクス図および部分断面図を示
すもので、短かい工期で製造できるように、例えばＰ型
シリコン基板１上に予かじめMOS・FETをマトリクス状に
形成しておき、記憶平面上でセルを形成する必要の無い
交さ点に対応するMOS・FET（例えば、Q11,Q22,Q33）の
ソース，ドレイン領域上にコンタクト・ホールを形成し
て、この間を高ドープ多結晶シリコン層10および金属配
線11で結線することによりMOS・FET機能を殺すという手
法が採られている。ここで、D1,D2,D3およびW1,W2,W3は
それぞれビット線およびワード線、２はソース，ドレイ
ンを形成するn+領域3,4はゲート絶縁膜および多結晶シ
リコン・ゲート電極、５はBPSG膜である。
体記憶装置のセル・マトリクス図および部分断面図を示
すもので、短かい工期で製造できるように、例えばＰ型
シリコン基板１上に予かじめMOS・FETをマトリクス状に
形成しておき、記憶平面上でセルを形成する必要の無い
交さ点に対応するMOS・FET（例えば、Q11,Q22,Q33）の
ソース，ドレイン領域上にコンタクト・ホールを形成し
て、この間を高ドープ多結晶シリコン層10および金属配
線11で結線することによりMOS・FET機能を殺すという手
法が採られている。ここで、D1,D2,D3およびW1,W2,W3は
それぞれビット線およびワード線、２はソース，ドレイ
ンを形成するn+領域3,4はゲート絶縁膜および多結晶シ
リコン・ゲート電極、５はBPSG膜である。
上述した従来の半導体記憶装置は、ROM記憶平面の形
成工程がコンタクト・ホールの形成および金属配線の形
成という半導体ウェーハ工程の後半にあるので、ROMを
含む半導体集積回路装置の製造工期を短くできる利点は
あるものの、他方ではビット線領域上にコンタクト・ホ
ールを形成するに足る面積を確保しておかねばならない
という不都合さがあり、このため、基板上のマスクROM
形成領域の面積がコンタクト・ホールを形成しない他の
方法に比べて２倍にもなるという欠点を有する。
成工程がコンタクト・ホールの形成および金属配線の形
成という半導体ウェーハ工程の後半にあるので、ROMを
含む半導体集積回路装置の製造工期を短くできる利点は
あるものの、他方ではビット線領域上にコンタクト・ホ
ールを形成するに足る面積を確保しておかねばならない
という不都合さがあり、このため、基板上のマスクROM
形成領域の面積がコンタクト・ホールを形成しない他の
方法に比べて２倍にもなるという欠点を有する。
本発明の目的は、上記の状況に鑑み、短工期で製造で
きるという利点は保持しながらマスクROM形成領域のチ
ップ占有面積を小さくなし得る半導体記憶装置およびそ
の製造方法を提供することである。
きるという利点は保持しながらマスクROM形成領域のチ
ップ占有面積を小さくなし得る半導体記憶装置およびそ
の製造方法を提供することである。
本発明によれば、半導体記憶装置は、一導電型半導体
基板と、前記半導体基板上にソース，ドレイン領域およ
びゲート電極をそれぞれビット線およびワード線として
マトリクス配列される複数個のMOSトランジスタ・セル
と、前記ソース，ドレイン領域上にそれぞれ形成される
ゲート電極を超える高さの導電性成膜とから成る中間構
造体を含み、前記MOSトンランジスタ・セルに対し、ゲ
ート電極の直上が前記導電性成膜に達する深さまで選択
的に開口され、該開口部を埋める導電膜を介し隣接する
前記ソース，ドレイン領域上の導電性成膜間が短絡され
る選択書込みが行われることを含み、 また、半導体記憶装置の製造方法は、一導電型半導体
基板上にソース，ドレイン領域およびゲート電極をそれ
ぞれビット線およびワード線とする複数個のMOSトラン
ジスタ・セルをマトリクス配列する工程と、前記ソー
ス，ドレイン領域上にそれぞれゲート電極を超える高さ
のタングステン膜を形成するタングステン膜の成膜工程
と、前記ゲート電極の直上を前記タングステン膜に達す
る深さまで選択的に開口するコンタクト・ホールの選択
的形成工程と、前記コンタクト・ホール内をアルミ膜で
埋め前記タングステン膜間を短絡する前記ソース，ドレ
イン領域間の選択的結線工程とを含んで構成される。
基板と、前記半導体基板上にソース，ドレイン領域およ
びゲート電極をそれぞれビット線およびワード線として
マトリクス配列される複数個のMOSトランジスタ・セル
と、前記ソース，ドレイン領域上にそれぞれ形成される
ゲート電極を超える高さの導電性成膜とから成る中間構
造体を含み、前記MOSトンランジスタ・セルに対し、ゲ
ート電極の直上が前記導電性成膜に達する深さまで選択
的に開口され、該開口部を埋める導電膜を介し隣接する
前記ソース，ドレイン領域上の導電性成膜間が短絡され
る選択書込みが行われることを含み、 また、半導体記憶装置の製造方法は、一導電型半導体
基板上にソース，ドレイン領域およびゲート電極をそれ
ぞれビット線およびワード線とする複数個のMOSトラン
ジスタ・セルをマトリクス配列する工程と、前記ソー
ス，ドレイン領域上にそれぞれゲート電極を超える高さ
のタングステン膜を形成するタングステン膜の成膜工程
と、前記ゲート電極の直上を前記タングステン膜に達す
る深さまで選択的に開口するコンタクト・ホールの選択
的形成工程と、前記コンタクト・ホール内をアルミ膜で
埋め前記タングステン膜間を短絡する前記ソース，ドレ
イン領域間の選択的結線工程とを含んで構成される。
〔実施例〕 以下図面を参照して本発明を詳細に説明する。
第１図は本発明の一実施例を示すマスクROM半導体記
憶装置の部分断面図である。本実施例によれば、本発明
の半導体記憶装置は、Ｐ型シリコン基板１と、このＰ型
シリコン基板１上にソース，ドレインのn+領域２をそれ
ぞれビット線D1,D2,…とし、また、多結晶シリコン・ゲ
ート電極４をそれぞれワード線W1,W2,…としてマトリッ
クス配列された複数個のMOSトランジスタ・セルと、こ
のビット線D1,D2,…を形成するソース，ドレインのn+領
域２上にそれぞれ多結晶シリコン・ゲート電極４を超え
る高さに成膜されたタングステン膜８とを備えるマスク
ROMの中間構造体を含む。ここで、５はBPSG膜から成る
絶縁保護膜である。この中間構造体はマスク書込みが行
われるまでの間この状態のままで保管され、書込み用マ
スク・パターンの決定と共に多結晶シリコン・ゲート電
極４の直上がタングステン膜８に達する深さまで選択的
に開口されアルミ膜９で埋められる。このアルミ膜９の
埋込みにより選択されたMOSトランジスタ・セルのソー
ス，ドレイン領域は短絡され、トランジスタ機能を失っ
た状態でビット線だけが結線される。すなわ、このMOS
トランジスタ・セルを記憶情報の“1"または“0"に対応
せしめれば書込みを完了せしめることができる。以下こ
の書込みを含めた本発明半導体記憶装置の製造方法につ
いて詳述する。
憶装置の部分断面図である。本実施例によれば、本発明
の半導体記憶装置は、Ｐ型シリコン基板１と、このＰ型
シリコン基板１上にソース，ドレインのn+領域２をそれ
ぞれビット線D1,D2,…とし、また、多結晶シリコン・ゲ
ート電極４をそれぞれワード線W1,W2,…としてマトリッ
クス配列された複数個のMOSトランジスタ・セルと、こ
のビット線D1,D2,…を形成するソース，ドレインのn+領
域２上にそれぞれ多結晶シリコン・ゲート電極４を超え
る高さに成膜されたタングステン膜８とを備えるマスク
ROMの中間構造体を含む。ここで、５はBPSG膜から成る
絶縁保護膜である。この中間構造体はマスク書込みが行
われるまでの間この状態のままで保管され、書込み用マ
スク・パターンの決定と共に多結晶シリコン・ゲート電
極４の直上がタングステン膜８に達する深さまで選択的
に開口されアルミ膜９で埋められる。このアルミ膜９の
埋込みにより選択されたMOSトランジスタ・セルのソー
ス，ドレイン領域は短絡され、トランジスタ機能を失っ
た状態でビット線だけが結線される。すなわ、このMOS
トランジスタ・セルを記憶情報の“1"または“0"に対応
せしめれば書込みを完了せしめることができる。以下こ
の書込みを含めた本発明半導体記憶装置の製造方法につ
いて詳述する。
第２図（Ａ）〜（ｄ）は本発明の半導体記憶装置の製
造方法の一実施例を示す工程順序図である。まず、第１
図（ａ）および（ｂ）に示す如く、Ｐ型シリコン基板１
上に通常の手法でマスクROMの下地構造を形成する。す
なわち、Ｐ型シリコン基板１上にMOS・FET記憶セルのゲ
ート酸化膜３および多結晶シリコン・ゲート電極４を列
状に複数個配列する〔第２図（ａ）参照〕。ここで多結
晶シリコン・ゲート電極４は高濃度にリンをドープした
厚さ4000Åの多結晶シリコン膜からなる帯状のもので、
将来、ワード線として機能する。ついで、熱酸化を行な
い多結晶シリコン・ゲート電極（ワード線）４間の露出
した基板領域上に厚さ100Åのシリンコン酸化膜（SiO2
膜）６を成長させる。この際、多結晶シリコン・ゲート
電極（ワード線）４の表面にも高濃度リンの存在により
約５倍の厚さのシリコン酸化膜（SiO2膜）７が成膜され
る。この後、高濃度ヒ素をイオン打込みしてアニールす
れば、ソース，ドレインのn+領域２を得る〔第２図
（ｂ）参照〕このn+領域２は、将来、ビット線として機
能するものである。つぎに、第１図（ｃ）に示す如く、
シリコン酸化膜（SiO2膜）を厚さ100Å程度除去する
と、多結晶シリコン・ゲート電極（ワード線）４の表面
に数百Åのシリコン酸化膜（SiO2膜）７を残したまま、
シリコン基板上の薄いシリコン酸化膜（SiO膜）６だけ
が除去されN+領域２の表面が露出するので、この露出面
上に厚さ8000Åのタングステン膜８を選択成長させる。
この選択成長工程では、タングステン膜８の厚さが多結
晶シリコンゲート電極（ワード線）４の厚さを越えて成
長する時、横方向にも成長する性質が利用できるので数
千Åの横方向へのはみ出しを形成することができる。つ
いで、第１図（ｄ）に示す如く、厚さ10000ÅのBPSG膜
５を成膜し、アニールによってフローさせる。マスクRO
M半導体記憶装置の製造においては、通常、この段階で
ウェーハはいったん入庫される。マスクROMの受注があ
ると、この段階から製造工程が再開され、以下の工程に
より完成される。すなわち、ビット線を結線すべき場所
のMOS・FETの多結晶シリコン・ゲート電極（ワード線）
４の上に、上記タングステン膜８には達するが、ゲート
電極（ワード線）４には達しない深さにコンタクト・ホ
ールを選択的に穿ち、アルミ膜成膜とフォトリソグラフ
工程とにより、このコンタクト・ホールをアルミ膜９で
埋め第１図の如き状態で出荷する。
造方法の一実施例を示す工程順序図である。まず、第１
図（ａ）および（ｂ）に示す如く、Ｐ型シリコン基板１
上に通常の手法でマスクROMの下地構造を形成する。す
なわち、Ｐ型シリコン基板１上にMOS・FET記憶セルのゲ
ート酸化膜３および多結晶シリコン・ゲート電極４を列
状に複数個配列する〔第２図（ａ）参照〕。ここで多結
晶シリコン・ゲート電極４は高濃度にリンをドープした
厚さ4000Åの多結晶シリコン膜からなる帯状のもので、
将来、ワード線として機能する。ついで、熱酸化を行な
い多結晶シリコン・ゲート電極（ワード線）４間の露出
した基板領域上に厚さ100Åのシリンコン酸化膜（SiO2
膜）６を成長させる。この際、多結晶シリコン・ゲート
電極（ワード線）４の表面にも高濃度リンの存在により
約５倍の厚さのシリコン酸化膜（SiO2膜）７が成膜され
る。この後、高濃度ヒ素をイオン打込みしてアニールす
れば、ソース，ドレインのn+領域２を得る〔第２図
（ｂ）参照〕このn+領域２は、将来、ビット線として機
能するものである。つぎに、第１図（ｃ）に示す如く、
シリコン酸化膜（SiO2膜）を厚さ100Å程度除去する
と、多結晶シリコン・ゲート電極（ワード線）４の表面
に数百Åのシリコン酸化膜（SiO2膜）７を残したまま、
シリコン基板上の薄いシリコン酸化膜（SiO膜）６だけ
が除去されN+領域２の表面が露出するので、この露出面
上に厚さ8000Åのタングステン膜８を選択成長させる。
この選択成長工程では、タングステン膜８の厚さが多結
晶シリコンゲート電極（ワード線）４の厚さを越えて成
長する時、横方向にも成長する性質が利用できるので数
千Åの横方向へのはみ出しを形成することができる。つ
いで、第１図（ｄ）に示す如く、厚さ10000ÅのBPSG膜
５を成膜し、アニールによってフローさせる。マスクRO
M半導体記憶装置の製造においては、通常、この段階で
ウェーハはいったん入庫される。マスクROMの受注があ
ると、この段階から製造工程が再開され、以下の工程に
より完成される。すなわち、ビット線を結線すべき場所
のMOS・FETの多結晶シリコン・ゲート電極（ワード線）
４の上に、上記タングステン膜８には達するが、ゲート
電極（ワード線）４には達しない深さにコンタクト・ホ
ールを選択的に穿ち、アルミ膜成膜とフォトリソグラフ
工程とにより、このコンタクト・ホールをアルミ膜９で
埋め第１図の如き状態で出荷する。
以上は層間絶縁膜にBPSG膜を用いた場合であるが、表
面平滑化の絶縁膜として厚さ10000Åのポリイミド用い
てもよい。ポリイミド膜による表面平滑化は塗布時流動
によってなされるため、平滑化のための高温の熱処理を
要さないという利点がある。
面平滑化の絶縁膜として厚さ10000Åのポリイミド用い
てもよい。ポリイミド膜による表面平滑化は塗布時流動
によってなされるため、平滑化のための高温の熱処理を
要さないという利点がある。
〔発明の効果〕 以上詳細に説明したように、本発明によれば、ビット
占領域上にワード線よりも高く金属膜を成膜した中間構
造体を準備することにより、マスク書込みに際してコン
タクト・ホールの形成を従来の如く２つのビット線領域
上に行なう必要がなくなり、ワード線領域を形成するゲ
ート電極上に唯一つ設けるだけで済むので、従来の構造
に比べてチップ占有面積を約２分の１に縮小せしめるこ
とができる。
占領域上にワード線よりも高く金属膜を成膜した中間構
造体を準備することにより、マスク書込みに際してコン
タクト・ホールの形成を従来の如く２つのビット線領域
上に行なう必要がなくなり、ワード線領域を形成するゲ
ート電極上に唯一つ設けるだけで済むので、従来の構造
に比べてチップ占有面積を約２分の１に縮小せしめるこ
とができる。
第１図は本発明の一実施例を示すマスクROM半導体記憶
装置の部分断面図、第２図（ａ）〜（ｄ）は本発明の半
導体記憶装置の製造方法の一実施例を示す工程順序図、
第３図および第４図はそれぞれ従来のマスクROM半導体
記憶装置のセル・マトリクス図および部分断面図であ
る。 １……Ｐ型シリコン基板、２……n+領域（ビット線）、
３……ゲート酸化膜、４……多結晶シリコン・ゲート電
極（ワード線）、５……BPSG膜、6,7……シリコン酸化
膜（SiO2膜）、８……タングステン膜、９……アルミ
膜。
装置の部分断面図、第２図（ａ）〜（ｄ）は本発明の半
導体記憶装置の製造方法の一実施例を示す工程順序図、
第３図および第４図はそれぞれ従来のマスクROM半導体
記憶装置のセル・マトリクス図および部分断面図であ
る。 １……Ｐ型シリコン基板、２……n+領域（ビット線）、
３……ゲート酸化膜、４……多結晶シリコン・ゲート電
極（ワード線）、５……BPSG膜、6,7……シリコン酸化
膜（SiO2膜）、８……タングステン膜、９……アルミ
膜。
Claims (2)
- 【請求項１】一導電型半導体基板と、前記半導体基板上
にソース，ドレイン領域およびゲート電極をそれぞれビ
ット線およびワード線としてマトリクス配列される複数
個のMOSトランジスタ・セルと、前記ソース，ドレイン
領域上にそれぞれ形成されるゲート電極を超える高さの
導電性成膜とから成る中間構造体を含み、前記MOSトラ
ンジスタ・セルに対し、ゲート電極の直上が前記導電性
成膜に達する深さまで選択的に開口され、該開口部を埋
める導電膜を介し隣接する前記ソース・ドレイン領域上
の導電性成膜間が短絡される選択書込みが行われること
を特徴とする半導体記憶装置。 - 【請求項２】一導電型半導体基板上に、ソース，ドレイ
ン領域およびゲート電極をそれぞれビット線およびワー
ド線とする複数個のMOSトランジスタ・セルをマトリク
ス配列する工程と、前記ソース，ドレイン領域上にそれ
ぞれゲート電極を超える高さのタングステン膜を形成す
るタングステン膜の成膜工程と、前記ゲート電極の直上
を前記タングステン膜に達する深さまで選択的に開口す
るコンタクト・ホールの選択的形成工程と、前記コンタ
クト・ホール内をアルミ膜で埋め前記タングステン膜間
を短絡する前記ソース，ドレイン領域間の選択的結線工
程とを含むことを特徴とする半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22280188A JP2679146B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22280188A JP2679146B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0269976A JPH0269976A (ja) | 1990-03-08 |
| JP2679146B2 true JP2679146B2 (ja) | 1997-11-19 |
Family
ID=16788110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22280188A Expired - Fee Related JP2679146B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679146B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2905642B2 (ja) * | 1992-01-18 | 1999-06-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| KR100456579B1 (ko) * | 2002-01-23 | 2004-11-09 | 삼성전자주식회사 | 마스크 롬 장치 및 그 제조 방법 |
| JP4963160B2 (ja) * | 2003-12-19 | 2012-06-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1988
- 1988-09-05 JP JP22280188A patent/JP2679146B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0269976A (ja) | 1990-03-08 |
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