JPH0294472A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0294472A JPH0294472A JP63247670A JP24767088A JPH0294472A JP H0294472 A JPH0294472 A JP H0294472A JP 63247670 A JP63247670 A JP 63247670A JP 24767088 A JP24767088 A JP 24767088A JP H0294472 A JPH0294472 A JP H0294472A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、半導体装置およびその製造方法に関し、特
に電界効果トランジスタへの配線が低抵抗化され、かつ
平坦化された構造を有する半導体装置およびその製造方
法に関するものである。
に電界効果トランジスタへの配線が低抵抗化され、かつ
平坦化された構造を有する半導体装置およびその製造方
法に関するものである。
[従来の技術]
この発明は、スタックド・キャパシタ構造のメモリセル
を有するダイナミック型ランダム・アクセス・メモリ(
以下、DRAMと称する)に適用されたとき、最も好ま
しい効果が得られるので、以ド、スタックド・キャパシ
タ構造のメモリセルを有するDRAMについて説明する
。DRAMは、既によく知られている。第3図はそのよ
うな従来のDRAMの全体構成の一例を示すブロック図
である。
を有するダイナミック型ランダム・アクセス・メモリ(
以下、DRAMと称する)に適用されたとき、最も好ま
しい効果が得られるので、以ド、スタックド・キャパシ
タ構造のメモリセルを有するDRAMについて説明する
。DRAMは、既によく知られている。第3図はそのよ
うな従来のDRAMの全体構成の一例を示すブロック図
である。
第3図を参照して、D RA Mは、記憶部分である段
数のメモリセルを含むメモリセルアレイ100と、その
アドレスを選択するアドレスバッファに接続された行デ
コーダ200、列デコーダ300と、入出力回路に接続
されたセンスアンプを含む入出力インターフェイス部と
を備える。記憶部分である複数のメモリセルは、複数行
、複数列からなるマトリックス状に設けられている。各
メモリセルは、行デコーダ200に接続された対応のワ
ード線と、列デコーダ300に接続された対応のビット
線に接続され、それによってメモリセルアレイ100を
構成している。外部から与えられる行アドレス信号と列
アドレス信号とを受けて、行デコーダ200と列デコー
ダ300により選択された各1本のワード線とビット線
とによってメモリセルが選択される。選択されたメモリ
セルにデータが書込まれたり、あるいはそのメモリセル
に蓄えられていたデータが読出されたりする。このデー
タの読出/書込の指示は制御回路に与えられる読出/書
込制御信号によって行なわれる。
数のメモリセルを含むメモリセルアレイ100と、その
アドレスを選択するアドレスバッファに接続された行デ
コーダ200、列デコーダ300と、入出力回路に接続
されたセンスアンプを含む入出力インターフェイス部と
を備える。記憶部分である複数のメモリセルは、複数行
、複数列からなるマトリックス状に設けられている。各
メモリセルは、行デコーダ200に接続された対応のワ
ード線と、列デコーダ300に接続された対応のビット
線に接続され、それによってメモリセルアレイ100を
構成している。外部から与えられる行アドレス信号と列
アドレス信号とを受けて、行デコーダ200と列デコー
ダ300により選択された各1本のワード線とビット線
とによってメモリセルが選択される。選択されたメモリ
セルにデータが書込まれたり、あるいはそのメモリセル
に蓄えられていたデータが読出されたりする。このデー
タの読出/書込の指示は制御回路に与えられる読出/書
込制御信号によって行なわれる。
データはN(−nXm)ビットのメモリセルアレイ10
0に蓄積される。読出/書込を行なおうとするメモリセ
ルに関するアドレス情報は、行および列アドレスバッフ
ァに保存され、行デコーダ200による特定のワード線
の選択(r+本のワード線のうち、1本のワード線の選
択)によって11ビツトのメモリセルがビット線を介し
てセンスアンプに結合される。次に、列デコーダ300
による特定のビット線の選択(m本のビット線のうち、
1本のビット線の選択)によって、その中の1個のセン
スアンプが入出力回路に結合され、制御回路の指令に従
って読出あるいは書込が行なわれる。
0に蓄積される。読出/書込を行なおうとするメモリセ
ルに関するアドレス情報は、行および列アドレスバッフ
ァに保存され、行デコーダ200による特定のワード線
の選択(r+本のワード線のうち、1本のワード線の選
択)によって11ビツトのメモリセルがビット線を介し
てセンスアンプに結合される。次に、列デコーダ300
による特定のビット線の選択(m本のビット線のうち、
1本のビット線の選択)によって、その中の1個のセン
スアンプが入出力回路に結合され、制御回路の指令に従
って読出あるいは書込が行なわれる。
第4図はメモリセルの書込/読出動作を説明するために
示されたDRAMの1つのメモリセル30の等価回路図
である。この図によれば、1つのメモリセル30は1組
の電界効果トランジスタQとキャパシタCsとからなる
。電界効果トランジスタQのゲート電極はワード線40
に接続され、一方のソース/ドレイン電極はキャパシタ
Csの一ノJ°の電極につながれ、他方のソース/ドレ
イン電極はビット線50に接続されている。データの書
込時には、ワード線40に所定の電圧が印加されること
によって電界効果トランジスタQが導通するので、ビッ
ト線50に印加された電荷がキトパシタCsに蓄えられ
る。一方、データの読出時には、ワード0I40に所定
の電圧が印加されることによって電界効果トランジスタ
Qが導通するので、キャパシタCsに蓄えられていた電
荷がビット線50を介して取出される。
示されたDRAMの1つのメモリセル30の等価回路図
である。この図によれば、1つのメモリセル30は1組
の電界効果トランジスタQとキャパシタCsとからなる
。電界効果トランジスタQのゲート電極はワード線40
に接続され、一方のソース/ドレイン電極はキャパシタ
Csの一ノJ°の電極につながれ、他方のソース/ドレ
イン電極はビット線50に接続されている。データの書
込時には、ワード線40に所定の電圧が印加されること
によって電界効果トランジスタQが導通するので、ビッ
ト線50に印加された電荷がキトパシタCsに蓄えられ
る。一方、データの読出時には、ワード0I40に所定
の電圧が印加されることによって電界効果トランジスタ
Qが導通するので、キャパシタCsに蓄えられていた電
荷がビット線50を介して取出される。
第5図は従来のDRAMのメモリセルアレイ領域以外の
デコーダ部分等を含む周辺回路の平面的な配置を示す部
分゛10而図面ある。第5図には3つの電界効果トラン
ジスタが示されており、各トランジスタは、トランスフ
ァゲート4と、トランスフアゲ−1−4の両側に配置さ
れたソース/ドレイン領域となるべきN型不純物拡散領
域60a、60bとから構成される。各電界効果トラン
ジスタを構成するゲート電極としてのトランスファゲー
ト4は所定の配線パターンに従って形成されている。ま
た、各トランジスタを構成するソース/ドレイン項域と
なるべきN型不純物拡散領域60a。
デコーダ部分等を含む周辺回路の平面的な配置を示す部
分゛10而図面ある。第5図には3つの電界効果トラン
ジスタが示されており、各トランジスタは、トランスフ
ァゲート4と、トランスフアゲ−1−4の両側に配置さ
れたソース/ドレイン領域となるべきN型不純物拡散領
域60a、60bとから構成される。各電界効果トラン
ジスタを構成するゲート電極としてのトランスファゲー
ト4は所定の配線パターンに従って形成されている。ま
た、各トランジスタを構成するソース/ドレイン項域と
なるべきN型不純物拡散領域60a。
60bには、それぞれ、その領域に電気的に接触するよ
うにコンタクト孔14a、14bが設けられている。こ
の図によれば、トランジスタT1に設けられるコンタク
ト孔14bと、トランジスタT2に設けられるコンタク
ト孔14bと、トランジスタT3に設けられるコンタク
ト孔14aとは、横方向に1列に並ぶように設けられて
いる。これは、半導体装置の設計において配線パターン
等の作成を効率的に行なうために、各トランジスタT1
、T2.T3が有する不純物拡散領域の大きさが異なる
にもかかわらず、コンタクト孔が一定の方向に並んで設
けられるからである。そのため、各トランジスタTI、
T2.T3を構成する不純物拡散領域内においてマージ
ンが異なるため、コンタクト孔の位置とトランスファゲ
ートの位置との距離、すなわち、コンタクト−ゲート間
隔DI。
うにコンタクト孔14a、14bが設けられている。こ
の図によれば、トランジスタT1に設けられるコンタク
ト孔14bと、トランジスタT2に設けられるコンタク
ト孔14bと、トランジスタT3に設けられるコンタク
ト孔14aとは、横方向に1列に並ぶように設けられて
いる。これは、半導体装置の設計において配線パターン
等の作成を効率的に行なうために、各トランジスタT1
、T2.T3が有する不純物拡散領域の大きさが異なる
にもかかわらず、コンタクト孔が一定の方向に並んで設
けられるからである。そのため、各トランジスタTI、
T2.T3を構成する不純物拡散領域内においてマージ
ンが異なるため、コンタクト孔の位置とトランスファゲ
ートの位置との距離、すなわち、コンタクト−ゲート間
隔DI。
Dl、D3が異なることになる。
第6図は第5図のVl−Vl線における断面を示す部分
断面図である。第7図は第5図の■−■線における断面
を示す部分断面図である。第6図および第7図を参照し
て、このようにコンタクト−ゲート間隔か異なる(Dl
、Dl)電界効果トランジスタの断面構造について説明
する。
断面図である。第7図は第5図の■−■線における断面
を示す部分断面図である。第6図および第7図を参照し
て、このようにコンタクト−ゲート間隔か異なる(Dl
、Dl)電界効果トランジスタの断面構造について説明
する。
P!2シリコン基板1の上には各電界効果トランジスタ
を分離するために間隔を隔てて厚い分離酸化膜2が形成
されている。分離酸化膜2に囲まれた領域には、Nチャ
ネル型MO5+−ランジスタが形成されている。このN
チャネル型MOSトランジスタは、トランスファゲート
4と、ソース/ドレイン領域となるべきN型不純物拡散
領域60a。
を分離するために間隔を隔てて厚い分離酸化膜2が形成
されている。分離酸化膜2に囲まれた領域には、Nチャ
ネル型MO5+−ランジスタが形成されている。このN
チャネル型MOSトランジスタは、トランスファゲート
4と、ソース/ドレイン領域となるべきN型不純物拡散
領域60a。
60bとから構成される。トランスファゲートは、シリ
コン基板1の上にトランスファゲート酸化膜3を介して
形成され、その両側壁には側壁絶縁膜7が形成されてい
る。このNチャネル型MOSトランジスタを被覆するよ
うに層間絶縁膜12が形成されている。層間絶縁膜12
には、ソース/ドレイン領域となるべきN型不純物拡散
領域60a,60bの表面に達するように、それぞれ、
コンタクト孔14a,14bが設けられている。
コン基板1の上にトランスファゲート酸化膜3を介して
形成され、その両側壁には側壁絶縁膜7が形成されてい
る。このNチャネル型MOSトランジスタを被覆するよ
うに層間絶縁膜12が形成されている。層間絶縁膜12
には、ソース/ドレイン領域となるべきN型不純物拡散
領域60a,60bの表面に達するように、それぞれ、
コンタクト孔14a,14bが設けられている。
このコンタクト孔14a,14bを介してN型不純物拡
散領域60a,60bに電気的に接触するように配線層
20a,20bが設けられている。
散領域60a,60bに電気的に接触するように配線層
20a,20bが設けられている。
今、第5図、第6図および第7図に示された各Nチャネ
ル型MOS)ランジスタTl,T2において、ゲート長
Ll,L2およびゲート幅Wl。
ル型MOS)ランジスタTl,T2において、ゲート長
Ll,L2およびゲート幅Wl。
W2はそれぞれ同一値とする。また、各NJ42不純物
拡散領域の接合深さX、も同一値とする。このような条
件下で、電界効果型!・ランジスタの特性としてドレイ
ン電流−ドレイン電圧特性をトランジスタTI,T2に
おいて比較してみる。
拡散領域の接合深さX、も同一値とする。このような条
件下で、電界効果型!・ランジスタの特性としてドレイ
ン電流−ドレイン電圧特性をトランジスタTI,T2に
おいて比較してみる。
第8図はNチトネル型MOS)ランジスタT1のドレイ
ン電流(Id)−ドレイン電圧(Vd)特性を示すグラ
フであり、第9図はNチャネル型MOS)ランジスタT
2のドレイン電流−ドレイン電圧特性を示すグラフであ
る。これらのグラフによれば、コンタクト−ゲート間隔
の小さい(Dl)トランジスタT1においては、ドレイ
ン電流の立上がりの傾斜か急であり、角度αlは小さい
。
ン電流(Id)−ドレイン電圧(Vd)特性を示すグラ
フであり、第9図はNチャネル型MOS)ランジスタT
2のドレイン電流−ドレイン電圧特性を示すグラフであ
る。これらのグラフによれば、コンタクト−ゲート間隔
の小さい(Dl)トランジスタT1においては、ドレイ
ン電流の立上がりの傾斜か急であり、角度αlは小さい
。
一方、コンタクト−ゲート間隔の大きい(Dl)トラン
ジスタT2においては、ドレイン電流の立上がりの傾斜
が緩やかであり、角度α2が大きい。
ジスタT2においては、ドレイン電流の立上がりの傾斜
が緩やかであり、角度α2が大きい。
また、コンタクト−ゲート間隔が大きい!・ランジスタ
T2の方が、同一ゲート電圧CVa )におけるドレイ
ン電流の値が小さい。このことから、コンタクト−ゲー
ト間隔が異なることによって、ドレイン/ソースの配線
抵抗が大きいトランジスタと小さいトランジスタとが形
成されることが理解される。したがって、同一のグー!
・長およびグー!・幅をHするトランジスタ間において
トランジスタの動作速度等の特性がばらつくという問題
点があった。
T2の方が、同一ゲート電圧CVa )におけるドレイ
ン電流の値が小さい。このことから、コンタクト−ゲー
ト間隔が異なることによって、ドレイン/ソースの配線
抵抗が大きいトランジスタと小さいトランジスタとが形
成されることが理解される。したがって、同一のグー!
・長およびグー!・幅をHするトランジスタ間において
トランジスタの動作速度等の特性がばらつくという問題
点があった。
また、゛ト導体装置の微細化が進むにつれて、ソース/
ドレイン領域となるべきN型不純物拡散領域は、その接
合深さXJが浅くなるように形成される。このことは、
ソース/ドレイン抵抗(不純物拡散領域の抵抗)が大き
くなることを意味する。
ドレイン領域となるべきN型不純物拡散領域は、その接
合深さXJが浅くなるように形成される。このことは、
ソース/ドレイン抵抗(不純物拡散領域の抵抗)が大き
くなることを意味する。
このように、ソース/ドレイン抵抗が大きくなる場合に
は、上記のコンタクト−ゲート間隔のばらつきが特にト
ランジスタの特性に大きな影響を及ぼす。
は、上記のコンタクト−ゲート間隔のばらつきが特にト
ランジスタの特性に大きな影響を及ぼす。
上記のような問題点を解消するために、ソース/ドレイ
ン領域となるべき不純物拡散領域の表面上に多結晶シリ
コン層が堆積された構造を有する電界効果トランジスタ
が、特開昭62−154784号公報に開示されている
。この電界効果トランジスタは第1O図にその断面構造
が示されている。
ン領域となるべき不純物拡散領域の表面上に多結晶シリ
コン層が堆積された構造を有する電界効果トランジスタ
が、特開昭62−154784号公報に開示されている
。この電界効果トランジスタは第1O図にその断面構造
が示されている。
第10図を参照して、P型シリコン基板1の上には素子
分離のために間隔を隔てて厚い分離酸化膜2が形成され
ている。分離酸化膜2に囲まれた領域には、Nチャネル
型MOS)ランジスタが形成されている。このNチャネ
ル型MOS)ランジスタは、シリコン基板1の上にトラ
ンスファゲート酸化膜3を介して形成されたトランスフ
ァゲート4と、ソース/ドレイン領域となるべきN型不
純物拡散領域60a、60bとから構成される。
分離のために間隔を隔てて厚い分離酸化膜2が形成され
ている。分離酸化膜2に囲まれた領域には、Nチャネル
型MOS)ランジスタが形成されている。このNチャネ
ル型MOS)ランジスタは、シリコン基板1の上にトラ
ンスファゲート酸化膜3を介して形成されたトランスフ
ァゲート4と、ソース/ドレイン領域となるべきN型不
純物拡散領域60a、60bとから構成される。
トランスファゲート4の上部には絶縁酸化膜5が形成さ
れ、その側壁部には側壁絶縁膜7が形成されている。N
型不純物拡散領域60a、60bの表面上には多結晶シ
リコン層22が形成されている。
れ、その側壁部には側壁絶縁膜7が形成されている。N
型不純物拡散領域60a、60bの表面上には多結晶シ
リコン層22が形成されている。
このような構造を有するNチャネル型MOSトランジス
タによれば、多結晶シリコン層22によってN型不純物
拡散領域60a、60bに電気的な接触が図られる。そ
のため、コンタクト−ゲート間隔D3が短くなる。また
、この多結晶シリコン層22の上には所望の位置におい
て配線層を設けることが可能である。すなわち、各トラ
ンジスタにおいてコンタクト−ゲート間隔D3を一様に
小さくすることによって低抵抗化されたソース/ドレイ
ン配線が行なわれる。しかしながら、この構造における
多結晶シリコン層22はエッチバックの技術を用いて形
成されるので、各トランジスタ間においてその膜厚を均
一化することは困難である。そのため、各トランジスタ
間においてソース/ドレイン配線を均一に低抵抗化する
ことは困難である。
タによれば、多結晶シリコン層22によってN型不純物
拡散領域60a、60bに電気的な接触が図られる。そ
のため、コンタクト−ゲート間隔D3が短くなる。また
、この多結晶シリコン層22の上には所望の位置におい
て配線層を設けることが可能である。すなわち、各トラ
ンジスタにおいてコンタクト−ゲート間隔D3を一様に
小さくすることによって低抵抗化されたソース/ドレイ
ン配線が行なわれる。しかしながら、この構造における
多結晶シリコン層22はエッチバックの技術を用いて形
成されるので、各トランジスタ間においてその膜厚を均
一化することは困難である。そのため、各トランジスタ
間においてソース/ドレイン配線を均一に低抵抗化する
ことは困難である。
一方、第3図に示されたDRAMにおいてメモリセルア
レイ領域は、第5図に示された周辺回路の領域に比べて
さらに高集積化された電界効果トランジスタが形成され
ている。第11図はこのような高集積化された電界効果
トランジスタを(−fし、かつスタックド・キャパシタ
構造を有するメモリセルの断面構造を示す部分断面図で
ある。第11図を参照して、メモリセルの断面構造につ
いて説明する。
レイ領域は、第5図に示された周辺回路の領域に比べて
さらに高集積化された電界効果トランジスタが形成され
ている。第11図はこのような高集積化された電界効果
トランジスタを(−fし、かつスタックド・キャパシタ
構造を有するメモリセルの断面構造を示す部分断面図で
ある。第11図を参照して、メモリセルの断面構造につ
いて説明する。
P型のシリコン基板1の主表面上には、各メモリセルを
分離するために厚い分離酸化膜2が間隔を隔てて形成さ
れている。分離酸化膜2に囲まれた領域にはメモリセル
が形成されている。各メモリセルは、Nチャネル型MO
S)ランジスタとキャパシタとから構成される。Nチャ
ネル型MOSトランジスタは、ワード線と兼用のトラン
スファゲート40とN型不純物拡散領域とから構成され
る。トランスファゲート40はトランスファゲート酸化
膜3を介してシリコン基板1の上に形成されている。ソ
ース/ドレイン領域となるべきN型不純物拡散領域は、
低濃度のN型不純物拡散領域6a、6bと高濃度のN型
不純物拡散Rft域8 a 。
分離するために厚い分離酸化膜2が間隔を隔てて形成さ
れている。分離酸化膜2に囲まれた領域にはメモリセル
が形成されている。各メモリセルは、Nチャネル型MO
S)ランジスタとキャパシタとから構成される。Nチャ
ネル型MOSトランジスタは、ワード線と兼用のトラン
スファゲート40とN型不純物拡散領域とから構成され
る。トランスファゲート40はトランスファゲート酸化
膜3を介してシリコン基板1の上に形成されている。ソ
ース/ドレイン領域となるべきN型不純物拡散領域は、
低濃度のN型不純物拡散領域6a、6bと高濃度のN型
不純物拡散Rft域8 a 。
8bとからなるLDD構造をHする。トランスファゲー
ト40の両側壁には側壁絶縁膜7が形成されている。
ト40の両側壁には側壁絶縁膜7が形成されている。
一方、Nチャネル型MOSトランジスタに接続するよう
にキャパシタが形成されている。キャパシタは、ストレ
ージノード9と、ストレージノード9を波頂するように
形成されたキャパシタゲート酸化膜10と、キャパシタ
ゲート酸化膜10を波頂するように形l戊されたセルプ
レート11とから構成される。ストレージノード9は、
Nチャネル型MOS)ランジスタを構成する一方のN型
不純物拡散領域6a、8aに電気的に接触するように形
成されている。このようにして、各メモリセルはNチャ
ネル型MOS)ランジスタとキャパシタとから横l戊さ
れている。
にキャパシタが形成されている。キャパシタは、ストレ
ージノード9と、ストレージノード9を波頂するように
形成されたキャパシタゲート酸化膜10と、キャパシタ
ゲート酸化膜10を波頂するように形l戊されたセルプ
レート11とから構成される。ストレージノード9は、
Nチャネル型MOS)ランジスタを構成する一方のN型
不純物拡散領域6a、8aに電気的に接触するように形
成されている。このようにして、各メモリセルはNチャ
ネル型MOS)ランジスタとキャパシタとから横l戊さ
れている。
各メモリセルに情報電荷を搬送するために、ビット線5
0が、Nチャネル型MOS)ランジスタを構成する他方
のN型不純物拡散領域6b、 8bに電気的に接触する
ように形成されている。このビット線50は、各メモリ
セルの上方に形成された層間絶縁膜12に設けられるコ
ンタクト孔13を介して形成されている。
0が、Nチャネル型MOS)ランジスタを構成する他方
のN型不純物拡散領域6b、 8bに電気的に接触する
ように形成されている。このビット線50は、各メモリ
セルの上方に形成された層間絶縁膜12に設けられるコ
ンタクト孔13を介して形成されている。
上記のようなスタックド・キャパシタ構造を有するメモ
リセルにおいては、コンタクト孔13の側壁間の距@a
が、メモリセルの微細化につれて益々小さくなる。その
ため、各メモリセルを覆う層間絶縁J漠12の上面とシ
リコン基板1の表面占の距i!llbと、コンタクト孔
13の側壁問丸i!1llaとの比(b/a)の値が、
微細化につれて益々大きくなる。すなわち、メモリセル
領域の微細化につれて、段差構造がよりアスペクト比の
大きいものとなることを意味する。このことは、層間絶
縁膜12の上に披国するように形成されるビット線50
のバターニングを均一に行なうことを困難にする。すな
わち、段差構造を平坦化することは困難になる。たとえ
ば、第11図に示すように、不純物拡散領域に電気的接
触を図るために形成されるビット線のような配線層は、
コンタクト孔の側壁においてその膜厚が薄くなるように
形成される。
リセルにおいては、コンタクト孔13の側壁間の距@a
が、メモリセルの微細化につれて益々小さくなる。その
ため、各メモリセルを覆う層間絶縁J漠12の上面とシ
リコン基板1の表面占の距i!llbと、コンタクト孔
13の側壁問丸i!1llaとの比(b/a)の値が、
微細化につれて益々大きくなる。すなわち、メモリセル
領域の微細化につれて、段差構造がよりアスペクト比の
大きいものとなることを意味する。このことは、層間絶
縁膜12の上に披国するように形成されるビット線50
のバターニングを均一に行なうことを困難にする。すな
わち、段差構造を平坦化することは困難になる。たとえ
ば、第11図に示すように、不純物拡散領域に電気的接
触を図るために形成されるビット線のような配線層は、
コンタクト孔の側壁においてその膜厚が薄くなるように
形成される。
そのため、断線が生じる場合がある。また、メモリセル
の微細化につれて不純物拡散領域の接合深さX、が小さ
くなるとともに、その不純物拡散領域に電気的に接触す
るように形成された配線層の抵抗は、その膜厚が薄くな
ることによって大きくなる。
の微細化につれて不純物拡散領域の接合深さX、が小さ
くなるとともに、その不純物拡散領域に電気的に接触す
るように形成された配線層の抵抗は、その膜厚が薄くな
ることによって大きくなる。
[発明が解決しようとする課題]
たとえば、従来のD RA Mにおいて、周辺回路等を
構成する電界効果トランジスタは、ソース/ドレイン抵
抗(不純物拡散領域の抵抗)と、コンタクト−ゲート間
隔との相χ、1的な関係によって、同一のゲート長およ
びゲート幅をHするトランジスタであっても、各トラン
ジスタの特性がばらつくという問題点があった。
構成する電界効果トランジスタは、ソース/ドレイン抵
抗(不純物拡散領域の抵抗)と、コンタクト−ゲート間
隔との相χ、1的な関係によって、同一のゲート長およ
びゲート幅をHするトランジスタであっても、各トラン
ジスタの特性がばらつくという問題点があった。
一方、電界効果トランジスタの高集積化された半導体装
置において、たとえば、DRAMのメモリセル形成領域
において、メモリセルの高集晴化によってその断面構造
がよりアスペクト比の大きいものとなるため、半導体装
置の1ろ用化を図ることか困難になるという問題点があ
った。
置において、たとえば、DRAMのメモリセル形成領域
において、メモリセルの高集晴化によってその断面構造
がよりアスペクト比の大きいものとなるため、半導体装
置の1ろ用化を図ることか困難になるという問題点があ
った。
なお、ソース/ドレイン配線の低抵抗化を図るために、
ソース/ドレイン領域にタングステン層を選択的に形成
させた構造が、rTwo S t ep Tung
sten 5elective CVD for
Hjgh 5peed CMOSDevice
ApplicationsJA。
ソース/ドレイン領域にタングステン層を選択的に形成
させた構造が、rTwo S t ep Tung
sten 5elective CVD for
Hjgh 5peed CMOSDevice
ApplicationsJA。
NiN15hiya、 Toshiba
VLSIR,Center 1988 1E3 [V
LSI SYMPO3I UMI p、97−98に
開示されている。しかしながら、この構造は、ソース/
ドレイン領域への低抵抗化された配線構造が提OI−さ
れているが、微細化された電界効果トランジスタにおけ
る平坦化という問題を解決していない。
VLSIR,Center 1988 1E3 [V
LSI SYMPO3I UMI p、97−98に
開示されている。しかしながら、この構造は、ソース/
ドレイン領域への低抵抗化された配線構造が提OI−さ
れているが、微細化された電界効果トランジスタにおけ
る平坦化という問題を解決していない。
そこで、この発明は、上記のような問題点を解消するた
めになされたもので、不純物拡散領域への配線の低抵抗
化および半導体装置の平坦化を実現することが可能な半
導体装置およびその製造方法を提Otすることを目的と
する。
めになされたもので、不純物拡散領域への配線の低抵抗
化および半導体装置の平坦化を実現することが可能な半
導体装置およびその製造方法を提Otすることを目的と
する。
また、好ましくは、この発明は、低抵抗化された配線構
造を有し、かつ平坦化された集積度の高い電界効果トラ
ンジスタをHする半導体装置およびその製造方法を提供
することを目的とする。
造を有し、かつ平坦化された集積度の高い電界効果トラ
ンジスタをHする半導体装置およびその製造方法を提供
することを目的とする。
さらに、好ましくは、この発明は、低抵抗化された配線
構造を白゛し、平坦化されたスタックド・キャパシタ構
造のメモリセルをI−jするDRAMを提供することを
1−1的とする。
構造を白゛し、平坦化されたスタックド・キャパシタ構
造のメモリセルをI−jするDRAMを提供することを
1−1的とする。
[課題を解決するための手段]
この発明に従った半導体装置は、半導体基板と、第1の
導電体層と、第2の導電体層と、第2導電型の不純物領
域と、第3の導電体層とを備えている。半導体基板は主
表面をaし、第1導電型である。=s 1の導電体層は
、半導体基板の主表面上に絶縁膜を介して、間隔を隔て
て形成され、かつ、その表面が絶縁膜によって被覆され
ている。第2の導電体層は、第1の導電体層の間の゛1
2導体括仮の主表面上に絶縁膜を介して、かつ、その表
面が絶縁」摸によって被覆されて形成されている。第2
導電型の不純物領域は、第1の導電体層と第2の導電体
層との間であって、かつ、半導体基板の主表面に形成さ
れている。第3の導電体層は、第1の導電体層と第2の
導電体層との間で不純物領域の主表面が露出している箇
所を選択的に充J11するように形成されている。第3
の導電体層は、第1の導電体層および第2の導電体層に
対して平川化されて形成されている。
導電体層と、第2の導電体層と、第2導電型の不純物領
域と、第3の導電体層とを備えている。半導体基板は主
表面をaし、第1導電型である。=s 1の導電体層は
、半導体基板の主表面上に絶縁膜を介して、間隔を隔て
て形成され、かつ、その表面が絶縁膜によって被覆され
ている。第2の導電体層は、第1の導電体層の間の゛1
2導体括仮の主表面上に絶縁膜を介して、かつ、その表
面が絶縁」摸によって被覆されて形成されている。第2
導電型の不純物領域は、第1の導電体層と第2の導電体
層との間であって、かつ、半導体基板の主表面に形成さ
れている。第3の導電体層は、第1の導電体層と第2の
導電体層との間で不純物領域の主表面が露出している箇
所を選択的に充J11するように形成されている。第3
の導電体層は、第1の導電体層および第2の導電体層に
対して平川化されて形成されている。
好ましくは、この発明に従った゛4′−導体装置は・第
3の導電体層が不純物領域の主表面に選択的に化学的気
相薄膜成長させられた膜を含むものであればよい。その
膜は金属膜または金属シリサイド膜を含むものであれば
よい。さらに、第1の導電体層は露出された一部の表面
を有し、その表面上に第3の導電体層が選択的に形成さ
れたものであってもよい。第3の導電体層の表面上には
配線層がさらに備えられればよい。
3の導電体層が不純物領域の主表面に選択的に化学的気
相薄膜成長させられた膜を含むものであればよい。その
膜は金属膜または金属シリサイド膜を含むものであれば
よい。さらに、第1の導電体層は露出された一部の表面
を有し、その表面上に第3の導電体層が選択的に形成さ
れたものであってもよい。第3の導電体層の表面上には
配線層がさらに備えられればよい。
好ましくは、半導体基板の主表面上において、1(数個
の電界効果トランジスタが、絶縁膜によって被覆された
第1の導電体層によって分離されて形成されていればよ
い。また、その電界効果トランジスタには積層構造をH
する電荷蓄積のためのキャパシタが接続されていればよ
い。
の電界効果トランジスタが、絶縁膜によって被覆された
第1の導電体層によって分離されて形成されていればよ
い。また、その電界効果トランジスタには積層構造をH
する電荷蓄積のためのキャパシタが接続されていればよ
い。
この発明に従った半導体装置の製造lj法によれば、ま
ず、主表面をfloする第1導電型の半導体基板が弗備
される。この半導体基板の主表面上には絶縁膜を介して
、間隔を隔てて、その表面が絶縁膜によって被覆された
第1の導電体層が形成される。第1の導電体層の間の半
導体基板の主表面上には絶縁膜を介して、その表面が絶
縁膜によって被覆された第2の導電体層が形成される。
ず、主表面をfloする第1導電型の半導体基板が弗備
される。この半導体基板の主表面上には絶縁膜を介して
、間隔を隔てて、その表面が絶縁膜によって被覆された
第1の導電体層が形成される。第1の導電体層の間の半
導体基板の主表面上には絶縁膜を介して、その表面が絶
縁膜によって被覆された第2の導電体層が形成される。
第1の導電体層と第2の導電体層との間であって、半導
体基板の主表面上には第2導電型の不純物領域が形成さ
れる。第1の導電体層と第2の導電体層の間において、
この不純物領域の主表面が露出している箇所を選択的に
充填するように第′3の導電体層が形成される。これに
よって、第3の導電体層は第1の導電体層および第2の
導電体層に対して5+=川化されて形成される。
体基板の主表面上には第2導電型の不純物領域が形成さ
れる。第1の導電体層と第2の導電体層の間において、
この不純物領域の主表面が露出している箇所を選択的に
充填するように第′3の導電体層が形成される。これに
よって、第3の導電体層は第1の導電体層および第2の
導電体層に対して5+=川化されて形成される。
好ましい実施例によれば、第3の導電体層は、不純物e
rI域の主表面に選択的に膜を化学的気相薄膜成長させ
ることによって形成されればよい。
rI域の主表面に選択的に膜を化学的気相薄膜成長させ
ることによって形成されればよい。
[作用]
この発明においては、不純物領域の上に形成される第3
の導電体層は、第1の導電体層と第2の導電体層との間
に選択的に充填するように形成されている。そのため、
第3の導電体層によって平坦化が図られ得るとともに、
不純物領域に対しては低抵抗化された配線が行なわれ得
る。
の導電体層は、第1の導電体層と第2の導電体層との間
に選択的に充填するように形成されている。そのため、
第3の導電体層によって平坦化が図られ得るとともに、
不純物領域に対しては低抵抗化された配線が行なわれ得
る。
[実施例]
以ド、この発明の一実施l1llを図について説明する
。第1図は、この発明に従った半導体装置の断面11■
造を示す部分断面図である。第1図をり照して、1つの
電界効果トランジスタを含む半導体装置についてこの発
明の一実施例を説明する。
。第1図は、この発明に従った半導体装置の断面11■
造を示す部分断面図である。第1図をり照して、1つの
電界効果トランジスタを含む半導体装置についてこの発
明の一実施例を説明する。
P型のシリコン基板1の上には、6電界効果トランジス
タを分離するために間隔を隔てて、フィールド・シール
ドと呼ばれる、ゲートを白°する分離層が形成されてい
る。このフィールド・シールドは、シリコン基板1の上
に間隔を隔てて形成された分離用ゲート酸化膜15と、
分離用ゲート酸化膜15の上に形成された分離用ゲート
16と、分離用ゲート16の上面および側壁に形成され
た絶縁酸化膜17および側壁絶縁膜18とから構成され
る。このように1■成されるフィールド・シールドをメ
モリセルの微細化のために適用した構造は、特開昭6(
J−10662号公報に開示されている。
タを分離するために間隔を隔てて、フィールド・シール
ドと呼ばれる、ゲートを白°する分離層が形成されてい
る。このフィールド・シールドは、シリコン基板1の上
に間隔を隔てて形成された分離用ゲート酸化膜15と、
分離用ゲート酸化膜15の上に形成された分離用ゲート
16と、分離用ゲート16の上面および側壁に形成され
た絶縁酸化膜17および側壁絶縁膜18とから構成され
る。このように1■成されるフィールド・シールドをメ
モリセルの微細化のために適用した構造は、特開昭6(
J−10662号公報に開示されている。
このフィールド・シールドによって囲まれた領域には、
Nチャネル’uMO3)ランジスタが形成されている。
Nチャネル’uMO3)ランジスタが形成されている。
Nチャネル型MOSトランジスタは、トランスファゲー
ト4と、ソース/ドレイン領[或となるべきN型不純物
拡散領域60a、60bとから構成される。トランスフ
ァゲート4はシリコン基板1の上にトランスファゲート
酸化膜3を介して形成され、その両側壁には側壁絶縁膜
7が)形成されている。ソース/ドレイン領域となるべ
きN型不純物拡散領域60a、60bの表面上には、ト
ランスファゲート4と分離用ゲート16との間において
シリコン)L板1の露出している箇所を充填するように
タングステン埋込層19a、19bが埋込まれている。
ト4と、ソース/ドレイン領[或となるべきN型不純物
拡散領域60a、60bとから構成される。トランスフ
ァゲート4はシリコン基板1の上にトランスファゲート
酸化膜3を介して形成され、その両側壁には側壁絶縁膜
7が)形成されている。ソース/ドレイン領域となるべ
きN型不純物拡散領域60a、60bの表面上には、ト
ランスファゲート4と分離用ゲート16との間において
シリコン)L板1の露出している箇所を充填するように
タングステン埋込層19a、19bが埋込まれている。
このようにして、平坦化が図られている。また、タング
ステン埋込層19a。
ステン埋込層19a。
19bはN型不純物拡散領域60a、60bの表面上に
コンタクト−ゲート間隔が小さい状態で電気的に接触す
るように形成されているため、ソース/ドレイン領域へ
の配線が低抵抗化される。それらの上方には、層間絶縁
膜12が堆積されている。この層間絶縁膜12には、タ
ングステン埋込層19a、19bの表面の一部に達する
ようにコンタクト孔14a、14bが設けられている。
コンタクト−ゲート間隔が小さい状態で電気的に接触す
るように形成されているため、ソース/ドレイン領域へ
の配線が低抵抗化される。それらの上方には、層間絶縁
膜12が堆積されている。この層間絶縁膜12には、タ
ングステン埋込層19a、19bの表面の一部に達する
ようにコンタクト孔14a、14bが設けられている。
このコンタクト孔14a、14bを介して配線層20a
、20bがタングステン埋込層19a、19bに電気的
に接触するように形成されている。
、20bがタングステン埋込層19a、19bに電気的
に接触するように形成されている。
次に、この発明に従った構造をスタックド・キャパシタ
構造のメモリセルをHするDRAMに適用した場合の製
造方法について説明する。第2A図〜第2L図はその製
造方法を二に程順に示す部分断面図である。なお、各図
において左半分に示す断面図はメモリセル形成領域にお
ける断面を示し、右甲分における断面図はメモリセル形
成領域以外の周辺回路、配線等の形成領域の断面を示し
ている。
構造のメモリセルをHするDRAMに適用した場合の製
造方法について説明する。第2A図〜第2L図はその製
造方法を二に程順に示す部分断面図である。なお、各図
において左半分に示す断面図はメモリセル形成領域にお
ける断面を示し、右甲分における断面図はメモリセル形
成領域以外の周辺回路、配線等の形成領域の断面を示し
ている。
まず、第2A図を参照して、P型のシリコン基板1の主
表面上に熱酸化法または化学的気相薄膜成長法等によっ
てシリコン酸化膜15aが200〜1000人の膜Jψ
で堆積される。このシリコン酸化膜15aの上には化学
的気)rl A’i膜成長法等によって多結晶シリコン
膜16aが形成される。この多結晶シリコン膜16aに
は高濃度のN型不純物がドープされる。予め高濃度のN
型不純物かドープされたN+ドープト多多結晶シリコ脱
膜■1積されてもよい。その後、化学的気相薄膜成長法
によって多結晶シリコン膜16aの上にシリコン酸化膜
17aか約2000人の膜厚で堆積される。
表面上に熱酸化法または化学的気相薄膜成長法等によっ
てシリコン酸化膜15aが200〜1000人の膜Jψ
で堆積される。このシリコン酸化膜15aの上には化学
的気)rl A’i膜成長法等によって多結晶シリコン
膜16aが形成される。この多結晶シリコン膜16aに
は高濃度のN型不純物がドープされる。予め高濃度のN
型不純物かドープされたN+ドープト多多結晶シリコ脱
膜■1積されてもよい。その後、化学的気相薄膜成長法
によって多結晶シリコン膜16aの上にシリコン酸化膜
17aか約2000人の膜厚で堆積される。
次に、第2B図を参照して、フォトリソグラフィ技術お
よびエツチング技術によって、これらの膜が選択的に除
去される。これによ−)て、分離用ゲート酸化膜15、
分離用ゲート16および絶縁酸化膜17が形成される。
よびエツチング技術によって、これらの膜が選択的に除
去される。これによ−)て、分離用ゲート酸化膜15、
分離用ゲート16および絶縁酸化膜17が形成される。
さらに、第2C図を参照して、全面上に、再び、シリコ
ン酸化膜18aか化学的気相薄膜成長法によって堆積さ
れる。
ン酸化膜18aか化学的気相薄膜成長法によって堆積さ
れる。
第2D図に示すように、このシリコン酸化膜18aに反
応性・cオンエツチング(RIE)等の異方性エツチン
グが施されることによって、分離用ゲート16の側壁に
側壁絶縁膜18が形成される。
応性・cオンエツチング(RIE)等の異方性エツチン
グが施されることによって、分離用ゲート16の側壁に
側壁絶縁膜18が形成される。
このようにして、素子分離のための分離用ゲートを白“
するフィールド・シールドが形成される。
するフィールド・シールドが形成される。
次に、第2E図をり照して、熱酸化法等により、トラン
スファゲート酸化膜3がシリコン酸化膜15aの膜厚よ
り薄い膜厚で形成される。このトランスファゲート酸化
膜3の上には、化学的気相薄膜成長法等によってトラン
スファゲートとなる多結晶シリコン膜(多結晶シリコン
膜16aと同様に高a度のN型不純物がドープされてい
る)、およびシリコン酸化膜が堆積される。これらの膜
をフォトリソグラフ、イ技術およびエツチング技術を用
いて、選択的に除去することにより、トランスフアゲ−
1−40,4および絶縁酸化膜5か形成される。
スファゲート酸化膜3がシリコン酸化膜15aの膜厚よ
り薄い膜厚で形成される。このトランスファゲート酸化
膜3の上には、化学的気相薄膜成長法等によってトラン
スファゲートとなる多結晶シリコン膜(多結晶シリコン
膜16aと同様に高a度のN型不純物がドープされてい
る)、およびシリコン酸化膜が堆積される。これらの膜
をフォトリソグラフ、イ技術およびエツチング技術を用
いて、選択的に除去することにより、トランスフアゲ−
1−40,4および絶縁酸化膜5か形成される。
さらに、第2F図を洛照して、フィールド・シールドお
よびトランスファゲート40,4をマスクとして、0(
,9度のN型不純物イオンが注入されることによって、
ソース/トレイン会fi域となるべき低濃度N型不純物
拡散領域6a、6bが1じ成される。
よびトランスファゲート40,4をマスクとして、0(
,9度のN型不純物イオンが注入されることによって、
ソース/トレイン会fi域となるべき低濃度N型不純物
拡散領域6a、6bが1じ成される。
その後、第2G図に示すように、全面上に化学的気Il
l薄膜成長法等によってシリコン酸化膜が約2000人
の膜厚で堆積された後、反応性イオンエツチング(RI
E)等の異方性エツチングが施されることによってト
ランスファゲート40.4の両側壁に側壁絶縁膜7が形
成される。この側壁絶縁膜7をマスクとして、高濃度の
N!2不純物イオンが注入されることによって、ソース
/ドレイン領域となるべき高濃度N型不純物拡散領域8
a。
l薄膜成長法等によってシリコン酸化膜が約2000人
の膜厚で堆積された後、反応性イオンエツチング(RI
E)等の異方性エツチングが施されることによってト
ランスファゲート40.4の両側壁に側壁絶縁膜7が形
成される。この側壁絶縁膜7をマスクとして、高濃度の
N!2不純物イオンが注入されることによって、ソース
/ドレイン領域となるべき高濃度N型不純物拡散領域8
a。
8bが形成される。このようにして、ソース/ドレ・r
ン領域となるべき領域は、低濃度N型不純物拡散領域6
a、6bと高濃度N!!2不純物拡散領域8a、8bと
からなるLDD措造を白゛するよう1こ形成される。な
お、ソース/ドレイン領域となるべきN型不純物拡散領
域をL D D l、S7逍を白゛しないように形成す
る場合は、トランスファゲート404が形成された後、
高Lf3度のN型不純物イオンが注入される。その後、
トランスファゲート4(1゜4の両側壁に側壁絶縁膜7
が形成される。いずれの構造をHするN型不純物拡散領
域であっても、この後、アニール処理が施されて、ソー
ス/ドレイン領域となるべき領域の電気的活性化か行な
われる。
ン領域となるべき領域は、低濃度N型不純物拡散領域6
a、6bと高濃度N!!2不純物拡散領域8a、8bと
からなるLDD措造を白゛するよう1こ形成される。な
お、ソース/ドレイン領域となるべきN型不純物拡散領
域をL D D l、S7逍を白゛しないように形成す
る場合は、トランスファゲート404が形成された後、
高Lf3度のN型不純物イオンが注入される。その後、
トランスファゲート4(1゜4の両側壁に側壁絶縁膜7
が形成される。いずれの構造をHするN型不純物拡散領
域であっても、この後、アニール処理が施されて、ソー
ス/ドレイン領域となるべき領域の電気的活性化か行な
われる。
第2H図を参照して、全面上に化学的気相薄膜成長法等
によって多結晶シリコン膜が堆積される。
によって多結晶シリコン膜が堆積される。
この多結晶シリコン膜がフォトリソグラフィ技術および
エツチング技術によって選択的に除去されることにより
、左半分に示されるメモリセル形成領域における、一方
のソース/ドレイン6fi域となるべきN型不純物拡散
領域6a、8aに接触するようにストレージノード9が
形成される。
エツチング技術によって選択的に除去されることにより
、左半分に示されるメモリセル形成領域における、一方
のソース/ドレイン6fi域となるべきN型不純物拡散
領域6a、8aに接触するようにストレージノード9が
形成される。
第21図を参照して、熱酸化法等によってストレージノ
ード9を1mするように薄いキヤバンクゲート酸化膜1
0が形成される。さらに、全面上に化学的気相薄膜成長
法等により多結晶シリコン膜が堆積される。この多結晶
シリコン膜はフォトリソグラフィ技術およびエツチング
技術によって選択的に除去されることにより、左十分に
示されるメモリセル形成領域におけるキャパシタ絶縁酸
化膜10を覆うようにセルプレート11が形成される。
ード9を1mするように薄いキヤバンクゲート酸化膜1
0が形成される。さらに、全面上に化学的気相薄膜成長
法等により多結晶シリコン膜が堆積される。この多結晶
シリコン膜はフォトリソグラフィ技術およびエツチング
技術によって選択的に除去されることにより、左十分に
示されるメモリセル形成領域におけるキャパシタ絶縁酸
化膜10を覆うようにセルプレート11が形成される。
さらに、第2J図に示すように、全面上に化学的気相薄
膜成長法等によってシリコン酸化膜が堆積される。この
シリコン酸化膜を反応性イオンエツチング(RIE)等
の異方性エツチングを用いて選択的に除去することによ
り、セルプレー1・11を榎うようにキャパシタ絶縁酸
化膜21が形成される。このようにして、メモリセル形
成領域においては、Nチャネル型MOSトランジスタに
接続するようにスタックド・キャパシタが形成される。
膜成長法等によってシリコン酸化膜が堆積される。この
シリコン酸化膜を反応性イオンエツチング(RIE)等
の異方性エツチングを用いて選択的に除去することによ
り、セルプレー1・11を榎うようにキャパシタ絶縁酸
化膜21が形成される。このようにして、メモリセル形
成領域においては、Nチャネル型MOSトランジスタに
接続するようにスタックド・キャパシタが形成される。
そして、第2に図に示すように、すべての活性領域およ
び配線層領域(N型不純物拡散領域、P型不純物拡散領
域、不純物がドープされた多結晶シリコン層、金属層、
あるいは金属シリサイド層等の導電層部分)に選択的に
タングステン膜が成長するように、シラン(SiH4)
還元法を用いた選択化学的気相薄膜成長法(選択CVD
)によってタングステン埋込層19a、19b、19c
が形成される。このとき、タングステン埋込層19a、
19b、19cは、それぞれ、トランスファゲート40
.4および分離用ゲート16の上面近傍まで充填するよ
うに堆積される。なお、右半分に示される周辺回路等の
配線8fi域においては、分離用ゲート16の上面が部
分的に露出されることによって、その露出された表面上
に配線層となるべきタングステン埋込層19cも形成さ
れる。
び配線層領域(N型不純物拡散領域、P型不純物拡散領
域、不純物がドープされた多結晶シリコン層、金属層、
あるいは金属シリサイド層等の導電層部分)に選択的に
タングステン膜が成長するように、シラン(SiH4)
還元法を用いた選択化学的気相薄膜成長法(選択CVD
)によってタングステン埋込層19a、19b、19c
が形成される。このとき、タングステン埋込層19a、
19b、19cは、それぞれ、トランスファゲート40
.4および分離用ゲート16の上面近傍まで充填するよ
うに堆積される。なお、右半分に示される周辺回路等の
配線8fi域においては、分離用ゲート16の上面が部
分的に露出されることによって、その露出された表面上
に配線層となるべきタングステン埋込層19cも形成さ
れる。
このようにして、タングステン埋込層19a。
19bが形成されることによって、ソース/トレー(ン
領域となるべき領域への配線の低抵抗化か図られる。ま
た、このタングステン埋込層19a。
領域となるべき領域への配線の低抵抗化か図られる。ま
た、このタングステン埋込層19a。
19b、19cによって、高集積化された段差構造を6
する゛V導体装置の平坦化が図られ得る。
する゛V導体装置の平坦化が図られ得る。
最後に、第2L図を参照して、400〜500℃の低温
度で層間絶縁膜12、たとえば、ECR31n、、プラ
ズマ5i02等の層間絶縁膜が全面上に約5000人の
膜厚で堆積される。このとき、ソース/ドレイン領域と
なるべき領域がタングステン埋込層19a、19bによ
って平坦化されているので、層間絶縁膜として低温度で
形成される、たとえば、BPSG膜を形成した場合にお
いても、850〜950℃の高温瓜で中、塩化のための
りフロー処理をする必要かなくなる。そのため、後工程
で行なわれる配線層のバターニングが容易に行なイ〕れ
る。このようにして形成された層間絶縁膜12には、フ
ォI・リソグラフィ技術およびエツチング技術によって
コンタクト孔14a。
度で層間絶縁膜12、たとえば、ECR31n、、プラ
ズマ5i02等の層間絶縁膜が全面上に約5000人の
膜厚で堆積される。このとき、ソース/ドレイン領域と
なるべき領域がタングステン埋込層19a、19bによ
って平坦化されているので、層間絶縁膜として低温度で
形成される、たとえば、BPSG膜を形成した場合にお
いても、850〜950℃の高温瓜で中、塩化のための
りフロー処理をする必要かなくなる。そのため、後工程
で行なわれる配線層のバターニングが容易に行なイ〕れ
る。このようにして形成された層間絶縁膜12には、フ
ォI・リソグラフィ技術およびエツチング技術によって
コンタクト孔14a。
14b、14cが開孔される。このコンタクト孔14
a、 14 bは、ソース/ドレイン領域・\の配線
として形成されるタングステン埋込層19a。
a、 14 bは、ソース/ドレイン領域・\の配線
として形成されるタングステン埋込層19a。
19bの表面の一部に達するように設けられる。
また、配線層として形成されるタングステン埋込層19
cの表面上にはコンタクト孔1.4 cが設けられる。
cの表面上にはコンタクト孔1.4 cが設けられる。
そして、全面上に、たとえば、Afl−3ill、Al
1−5i−Cu膜、Ti膜、W膜、金属シリサイド膜、
ポリサイド膜等の導電膜が堆h1された後、フォトリソ
グラフ、イ技術およびエツチング技術により、この膜が
選択的に除去されることによって、配線層が形成される
。メモリセル形成領域においては、ビット線50が形成
される。周辺回路等の形成領域には、配線層20a、2
0bが形成される。
1−5i−Cu膜、Ti膜、W膜、金属シリサイド膜、
ポリサイド膜等の導電膜が堆h1された後、フォトリソ
グラフ、イ技術およびエツチング技術により、この膜が
選択的に除去されることによって、配線層が形成される
。メモリセル形成領域においては、ビット線50が形成
される。周辺回路等の形成領域には、配線層20a、2
0bが形成される。
このようにして、ソース/ビレ・「ン領域となるべき領
域への配線が低抵抗化されるとともに、平坦化された断
面構造をf−jするDRAMが形成される。
域への配線が低抵抗化されるとともに、平坦化された断
面構造をf−jするDRAMが形成される。
なお、上記実施例において、フィールド・シールドを構
成する分離用ゲート16は、ソース電極と同一レベルの
71位あるいは接地レベルの電位を有するのか好ましい
。また、上記実施例においては、タングステン埋込層が
トランスファゲートおよび分離用ゲート間を完全に埋込
み、平坦化された構造を断面図においては示しているが
、トランスファゲートおよび分離用ゲートの上面近傍ま
でタングステン埋込層が少なくとも形成されれば、本発
明の目的は達成され1.する。
成する分離用ゲート16は、ソース電極と同一レベルの
71位あるいは接地レベルの電位を有するのか好ましい
。また、上記実施例においては、タングステン埋込層が
トランスファゲートおよび分離用ゲート間を完全に埋込
み、平坦化された構造を断面図においては示しているが
、トランスファゲートおよび分離用ゲートの上面近傍ま
でタングステン埋込層が少なくとも形成されれば、本発
明の目的は達成され1.する。
また、上記実施例においては、分離月1ゲートおよびト
ランスファゲートを(1−1成する祠t」は同一の多結
晶シリコンであるが、一方のゲートがポリサイド膜、他
方のゲートが多結晶シリコン膜から構成されてもよい。
ランスファゲートを(1−1成する祠t」は同一の多結
晶シリコンであるが、一方のゲートがポリサイド膜、他
方のゲートが多結晶シリコン膜から構成されてもよい。
さらに、上記実施例ではタングステン膜を導電層部分に
選択的に化学的気相薄膜成長させているが、少なくとも
、導電層部分に選択的に化学的気相薄膜成長させること
が可能な導電材料であればよい。たとえば、このような
導電材料としては、A(j、Mo、 ′raSi2.’
rtst2mの金属や金属シリサイドを挙げることがで
きる。
選択的に化学的気相薄膜成長させているが、少なくとも
、導電層部分に選択的に化学的気相薄膜成長させること
が可能な導電材料であればよい。たとえば、このような
導電材料としては、A(j、Mo、 ′raSi2.’
rtst2mの金属や金属シリサイドを挙げることがで
きる。
なお、上記実施例では、P型シリコン基板にNチャネル
!42M03)ランジスタを形成した半導体装置を示し
たが、N型シリコン基板に逆の導71!のPチャネル型
MO3)ランジスタを設けた゛I−導体装置であっても
同様の効果を奏する。
!42M03)ランジスタを形成した半導体装置を示し
たが、N型シリコン基板に逆の導71!のPチャネル型
MO3)ランジスタを設けた゛I−導体装置であっても
同様の効果を奏する。
また、上記製造工程の実施例においては、スタソクト・
キャパシタl、%%造のメモリセルを白゛するDRAM
について示しているが、この発明が適用されるDRAM
はスタックド・キャパシタ構造を白。
キャパシタl、%%造のメモリセルを白゛するDRAM
について示しているが、この発明が適用されるDRAM
はスタックド・キャパシタ構造を白。
するものに限定されない。さらに、この発明はDRAM
に適用されるだけでなく、少なくとも電界効果トランジ
スタをHする半導体装置の幅広い分野に適用されPiる
。
に適用されるだけでなく、少なくとも電界効果トランジ
スタをHする半導体装置の幅広い分野に適用されPiる
。
[発明の効果]
以上のように、この発明によれば不純物領域に選択的に
充填するように導電体層を形成することによって、1も
導体装置の平坦化が図られiする。また、不純物領域へ
の配線が低抵抗化され得るため、不純物領域と、その上
方に形成される配線層との電気的接触箇所の自由度が増
加する。したがって、半導体装置の設計および製造プロ
セスか容易になる。
充填するように導電体層を形成することによって、1も
導体装置の平坦化が図られiする。また、不純物領域へ
の配線が低抵抗化され得るため、不純物領域と、その上
方に形成される配線層との電気的接触箇所の自由度が増
加する。したがって、半導体装置の設計および製造プロ
セスか容易になる。
また、この発明によれば、高集積化されたメモリセルを
有する半導体装置の平坦化が図られ得る。
有する半導体装置の平坦化が図られ得る。
第1図はこの発明に従った半導体装置の一実施例を示す
部分断面図である。 第2A図、第2B図、第2C図、第2D図、第2E図、
第2F図、第2G図、第2H図、第21図、第21図、
第” IC図、第2L図はこの発明に従った半導体装置
の製造方法を工程順に示す部分断面図である。 第3図は従来のD RA Mの全体構成を示すブロック
図である。 第4図は第3図に示されたDRAMの1つのメモリセル
に対応する等両回路を示す回路図である。 第5図は従来のD RA Mの周辺回路等の形成’+1
fl域を示す部分甲面図である。 第6図は第5図のVl −Vl線における断面を示す部
分1tli面図である。 第7図は第5図の■−■線における断面を示す部分11
i面図である。 第8図は第6図に示された電界効果!・ランジスタのド
レイン電流−ドレイン電圧特性を示すグラフである。 第9図は第7図に示された電界効果トランジスタのドレ
イン電流−ドレイン電圧特性を示すグラフである。 第10図はソース/ドレインRfl域への配線の低抵抗
化を図るために開示された先行波(Xi Mlを示す部
分断面図である。 第11図は従来のスタックド・キャパシタ1.+l′I
造のメモリセルを有するDRAMのメモリセル形成領域
を示す部分断面図である。 図において、1はシリコン基板、3はトランスファゲー
ト酸化膜、4はトランスファゲート、5は絶縁酸化膜、
7は0111壁絶縁膜、15は分、+1311ゲート酸
化膜、16は分離用ゲート、17は絶縁酸化膜、18は
側壁絶縁膜、19a、19bはタングステン埋込層、6
0a、60bはN型不純物拡散領域である。 なお、各図中、同一符号は同一または相当部分を示す。
部分断面図である。 第2A図、第2B図、第2C図、第2D図、第2E図、
第2F図、第2G図、第2H図、第21図、第21図、
第” IC図、第2L図はこの発明に従った半導体装置
の製造方法を工程順に示す部分断面図である。 第3図は従来のD RA Mの全体構成を示すブロック
図である。 第4図は第3図に示されたDRAMの1つのメモリセル
に対応する等両回路を示す回路図である。 第5図は従来のD RA Mの周辺回路等の形成’+1
fl域を示す部分甲面図である。 第6図は第5図のVl −Vl線における断面を示す部
分1tli面図である。 第7図は第5図の■−■線における断面を示す部分11
i面図である。 第8図は第6図に示された電界効果!・ランジスタのド
レイン電流−ドレイン電圧特性を示すグラフである。 第9図は第7図に示された電界効果トランジスタのドレ
イン電流−ドレイン電圧特性を示すグラフである。 第10図はソース/ドレインRfl域への配線の低抵抗
化を図るために開示された先行波(Xi Mlを示す部
分断面図である。 第11図は従来のスタックド・キャパシタ1.+l′I
造のメモリセルを有するDRAMのメモリセル形成領域
を示す部分断面図である。 図において、1はシリコン基板、3はトランスファゲー
ト酸化膜、4はトランスファゲート、5は絶縁酸化膜、
7は0111壁絶縁膜、15は分、+1311ゲート酸
化膜、16は分離用ゲート、17は絶縁酸化膜、18は
側壁絶縁膜、19a、19bはタングステン埋込層、6
0a、60bはN型不純物拡散領域である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (2)
- (1)主表面を有する第1導電型の半導体基板と、 前記半導体基板の主表面上に絶縁膜を介して、間隔を隔
てて形成され、かつ、その表面が絶縁膜によって被覆さ
れて形成された第1の導電体層と、前記第1の導電体層
の間の前記半導体基板の主表面上に絶縁膜を介して、か
つ、その表面が絶縁膜によって被覆されて形成された第
2の導電体層と、 前記第1の導電体層と前記第2の導電体層との間であっ
て、かつ、前記半導体基板の主表面に形成された第2導
電型の不純物領域と、 前記第1の導電体層と前記第2の導電体層との間におい
て前記不純物領域の主表面が露出している箇所を選択的
に充填するように形成された第3の導電体層とを備え、 前記第3の導電体層は、前記第1の導電体層および前記
第2の導電体層に対して平坦化されて形成されている、
半導体装置。 - (2)主表面を有する第1導電型の半導体基板を準備す
る工程と、 前記半導体基板の主表面上に絶縁膜を介して、間隔を隔
てて、その表面が絶縁膜によって被覆された第1の導電
体層を形成する工程と、 前記第1の導電体層の間の前記半導体基板の主表面上に
絶縁膜を介して、その表面が絶縁膜によりて被覆された
第2の導電体層を形成する工程と、前記第1の導電体層
と前記第2の導電体層の間であって、かつ、前記半導体
基板の主表面上に第2導電型の不純物領域を形成する工
程と、 前記第1の導電体層と前記第2の導電体層との間におい
て、前記不純物領域の主表面が露出している箇所を選択
的に充填するように第3の導電体層を形成する工程とを
備え、それによって、前記第3の導電体層は、前記第1
の導電体層および前記第2の導電体層に対して平坦化さ
れて形成される、半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63247670A JPH0828473B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置およびその製造方法 |
US07/405,284 US4994893A (en) | 1988-09-29 | 1989-09-11 | Field effect transistor substantially coplanar surface structure |
US07/606,276 US5094965A (en) | 1988-09-29 | 1990-10-31 | Field effect transistor having substantially coplanar surface structure and a manufacturing method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63247670A JPH0828473B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0294472A true JPH0294472A (ja) | 1990-04-05 |
JPH0828473B2 JPH0828473B2 (ja) | 1996-03-21 |
Family
ID=17166915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63247670A Expired - Lifetime JPH0828473B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US4994893A (ja) |
JP (1) | JPH0828473B2 (ja) |
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