JPS61287164A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS61287164A JPS61287164A JP60129303A JP12930385A JPS61287164A JP S61287164 A JPS61287164 A JP S61287164A JP 60129303 A JP60129303 A JP 60129303A JP 12930385 A JP12930385 A JP 12930385A JP S61287164 A JPS61287164 A JP S61287164A
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel
- memory transistor
- gate electrode
- same
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＭＯ８型半導体メモリ装置に関するものである
。
。
（従来技術）
従来の半導体メモリ装置では、ポリシリコンパターンに
よるゲート電極を形成した後、このゲート電極をマスク
としてセルフアライメント（ｓｅｌｆ−ａｌｉｇｎｍｅ
ｎｔ）法によりソース領域とドレイン領域とが形成され
る。
よるゲート電極を形成した後、このゲート電極をマスク
としてセルフアライメント（ｓｅｌｆ−ａｌｉｇｎｍｅ
ｎｔ）法によりソース領域とドレイン領域とが形成され
る。
第５図（Ａ）及び同図（Ｂ）は従来の半導体メモリのＲ
ＯＭを表わす、同図（Ａ）は平面図（メタル配線の図示
は省略されている）、同図（Ｂ）は同図（Ａ）のＡ−Ａ
’線断面図である。パッシベーション膜の図示は省略さ
れている。
ＯＭを表わす、同図（Ａ）は平面図（メタル配線の図示
は省略されている）、同図（Ｂ）は同図（Ａ）のＡ−Ａ
’線断面図である。パッシベーション膜の図示は省略さ
れている。
２はＰ型シリコン基板、３はフィールド酸化膜、４はソ
ース領域、６はドレイン領域であり、８はゲート電極を
兼ねるポリシリコンのワードラインである。１０は絶縁
膜としてのＰＳＧ （リンシリコンガラス）膜、１２は
ＰＳＧ膜１０にあけられたコンタクトホールによりドレ
イン領域６とメタル配線１４とを接続するコンタクトで
ある。
ース領域、６はドレイン領域であり、８はゲート電極を
兼ねるポリシリコンのワードラインである。１０は絶縁
膜としてのＰＳＧ （リンシリコンガラス）膜、１２は
ＰＳＧ膜１０にあけられたコンタクトホールによりドレ
イン領域６とメタル配線１４とを接続するコンタクトで
ある。
同図（Ａ）中で鎖線で囲まれた領域１６が１個のメモリ
トランジスタ領域を表わす。
トランジスタ領域を表わす。
このメモリ装置では、拡散配線（ソース領域４）とワー
ドライン８は交差しない。そして、同図（Ａ）から明ら
かなように、２個のメモリトランジスタに対し１個の割
合でコンタクト１２が必要になる。
ドライン８は交差しない。そして、同図（Ａ）から明ら
かなように、２個のメモリトランジスタに対し１個の割
合でコンタクト１２が必要になる。
（目的）
本発明は、半導体メモリ装置のパターン密度を向上させ
ることを目的とするものである。
ることを目的とするものである。
（構成）
本発明の半導体メモリ装置は、ゲート電極を兼ねるワー
ドラインが、ソース領域とドレイン領域の間に形成され
るチャネルのチャネル長方向に延びるように形成されて
いることを特徴とするものである。
ドラインが、ソース領域とドレイン領域の間に形成され
るチャネルのチャネル長方向に延びるように形成されて
いることを特徴とするものである。
以下、実施例について具体的に説明する。
第１図は一実施例のＲＯＭを表わす、同図（Ａ）は平面
図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ’線断面図、同図
（Ｃ）は同図（Ａ）のｃ−ｃ’線断面図である。
図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ’線断面図、同図
（Ｃ）は同図（Ａ）のｃ−ｃ’線断面図である。
２はＰ型シリコン基板、２０はフィールド酸化膜、２２
はソース領域、２４はドレイン領域、２５はゲート酸化
膜、２６はゲート電極を兼ねるポリシリコンワードライ
ンである。２８は絶縁膜としてのＰＳＧ膜である。
はソース領域、２４はドレイン領域、２５はゲート酸化
膜、２６はゲート電極を兼ねるポリシリコンワードライ
ンである。２８は絶縁膜としてのＰＳＧ膜である。
同図Ｂから明らかなように、ゲート電極を兼ねるワード
ライン２６はソース領域２２及びドレイン領域２４と交
差し５両領域２２．２４間に形成されるチャネル長方向
に延びている。
ライン２６はソース領域２２及びドレイン領域２４と交
差し５両領域２２．２４間に形成されるチャネル長方向
に延びている。
１個のメモリトランジスタは同図（Ａ）で鎖線で囲まれ
る領域３０により形成される。ソース領域２２及びドレ
イン領域２４がともに拡散配線として使用されるため、
メモリトランジスタ領域３０にはコンタクトを設ける必
要がない。
る領域３０により形成される。ソース領域２２及びドレ
イン領域２４がともに拡散配線として使用されるため、
メモリトランジスタ領域３０にはコンタクトを設ける必
要がない。
ＲＯＭコードは、メモリトランジスタのチャネルにイオ
ン注入を施して、しきい値を制御することにより設定さ
れる。
ン注入を施して、しきい値を制御することにより設定さ
れる。
第２図は他の実施例を表わす。
同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＤ−Ｄ
’線断面図である。第１図と同一部分には同一記号を付
し、説明を省略する。
’線断面図である。第１図と同一部分には同一記号を付
し、説明を省略する。
第１図の実施例ではチャネル領域にイオン注入を施すこ
とによってメモリトランジスタのしきい値を制御してＲ
ＯＭコードを設定したが５本実施例ではチャネル領域の
フィールド酸化膜の有無によりＲＯＭコード設定してい
る。
とによってメモリトランジスタのしきい値を制御してＲ
ＯＭコードを設定したが５本実施例ではチャネル領域の
フィールド酸化膜の有無によりＲＯＭコード設定してい
る。
例えば、領域３２で示されるメモリトランジスタでは、
チャネル領域にはゲート酸化膜２５を介してゲート電極
を兼ねるワードライン２６が存在しているため、そのワ
ードライン２６にゲート電圧を印加することによりその
メモリトランジスタがオンとなる。一方、領域３４で示
されるメモリトランジスタでは、チャネル領域にはフィ
ールド酸化膜２０を介してゲート電極を兼ねるワードラ
イン２６が存在しているため、そのワードライン２６に
ゲート電圧を印加してもそのメモリトランジスタはオン
とはならない。
チャネル領域にはゲート酸化膜２５を介してゲート電極
を兼ねるワードライン２６が存在しているため、そのワ
ードライン２６にゲート電圧を印加することによりその
メモリトランジスタがオンとなる。一方、領域３４で示
されるメモリトランジスタでは、チャネル領域にはフィ
ールド酸化膜２０を介してゲート電極を兼ねるワードラ
イン２６が存在しているため、そのワードライン２６に
ゲート電圧を印加してもそのメモリトランジスタはオン
とはならない。
次に、第１図の実施例の製造方法について説明する。
（１）第３図（Ａ）ないし同図（Ｃ）に示されるように
、通常行なわれるＬＯＣＯ８法でフィールド酸化膜２０
、ゲート酸化膜２５を形成した後、レジスト４０による
パターニングで、メモリトランジスタのチャネル部分を
覆う、すなわち、ソース領域とドレイン領域にのみイオ
ン注入されるようにレジストをパターニングする。第３
図で同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＥ
−Ｅ′線断面図、同図（Ｃ）は同図（Ａ）のＦ−Ｅ′線
断面図である。
、通常行なわれるＬＯＣＯ８法でフィールド酸化膜２０
、ゲート酸化膜２５を形成した後、レジスト４０による
パターニングで、メモリトランジスタのチャネル部分を
覆う、すなわち、ソース領域とドレイン領域にのみイオ
ン注入されるようにレジストをパターニングする。第３
図で同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＥ
−Ｅ′線断面図、同図（Ｃ）は同図（Ａ）のＦ−Ｅ′線
断面図である。
（２）Ｎ＋拡散領域形成のためのイオン注入４２を行な
う。このイオン注入はリン（Ｐ）又は砒素（Ａｓ）をｌ
Ｘｌ０１’ 〜５Ｘ１０１’ ／ｃｍ”程度のドーズ量
で行なう。
う。このイオン注入はリン（Ｐ）又は砒素（Ａｓ）をｌ
Ｘｌ０１’ 〜５Ｘ１０１’ ／ｃｍ”程度のドーズ量
で行なう。
その後、ドライブによりソース拡散領域及びドレイン拡
散領域を形成する。ただし、ドライブ工程は、後の工程
で行なわれるポリシリコン層の酸化のためのＲｅ −Ｏ
ｘ工程や、ＰＳＧフロ一工程などの熱処理工程で兼ねる
ようにしてもよい。
散領域を形成する。ただし、ドライブ工程は、後の工程
で行なわれるポリシリコン層の酸化のためのＲｅ −Ｏ
ｘ工程や、ＰＳＧフロ一工程などの熱処理工程で兼ねる
ようにしてもよい。
（３）レジストパターンを再度形成した後、メモリトラ
ンジスタのしきい値制御用チャネルドープ用のイオン注
入を行なう。
ンジスタのしきい値制御用チャネルドープ用のイオン注
入を行なう。
（４）第４図に示されるように、ポリシリコン層を形成
し、パターン化してゲート電極を兼ねるワードライン２
６を形成する。その後、酸化性雰囲気でポリシリコンの
表面を酸化する。
し、パターン化してゲート電極を兼ねるワードライン２
６を形成する。その後、酸化性雰囲気でポリシリコンの
表面を酸化する。
（５）メモリのＲＯＭコードを決めるためのイオン注入
を行なう、ＲＯＭコードに応じてしきい値ｖｔｈが０．
５〜１ｖ程度のもの（イオン注入を行なわなかったメモ
リトランジスタ）と、７〜８Ｖ程度のもの（イオン注入
を行なったメモリトランジスタ）ができる。
を行なう、ＲＯＭコードに応じてしきい値ｖｔｈが０．
５〜１ｖ程度のもの（イオン注入を行なわなかったメモ
リトランジスタ）と、７〜８Ｖ程度のもの（イオン注入
を行なったメモリトランジスタ）ができる。
（６）ＰＳＧ膜を形成する。
（７）以後のＰＳＧ膜のフロー、コンタクトホールの形
成、メタル配線の形成、パッシベーション膜の形成は従
来のＲＯＭと同じである。
成、メタル配線の形成、パッシベーション膜の形成は従
来のＲＯＭと同じである。
第２図の実施例によるＲＯＭの製造方法は、ＲＯＭコー
ドに応じて上記工程（５）のしきい値制御用のイオン注
入工程を行なう代りに、ＲＯＭコードに応じてフィール
ド酸化膜２０のパターンを決定する。他の工程は第１図
の実施例の場合と共通である。
ドに応じて上記工程（５）のしきい値制御用のイオン注
入工程を行なう代りに、ＲＯＭコードに応じてフィール
ド酸化膜２０のパターンを決定する。他の工程は第１図
の実施例の場合と共通である。
実施例では、ゲート電極を兼ねるワードライン２６にポ
リシリコンを用いているが、シリサイド、アルミニウム
などのゲート電極材料を用いてもよい。
リシリコンを用いているが、シリサイド、アルミニウム
などのゲート電極材料を用いてもよい。
また、ＮチャネルトランジスタのＲＯＭを例示している
が、Ｐチャネルトランジスタのものでもよい。
が、Ｐチャネルトランジスタのものでもよい。
（効果）
本発明によれば、ポリシリコンによるワードラインと拡
散によるビットラインが交差できるため、従来のように
各ビット毎にコンタクトを設けてメタル配線を行なう必
要がなくなったことにより、パターン密度が向上する。
散によるビットラインが交差できるため、従来のように
各ビット毎にコンタクトを設けてメタル配線を行なう必
要がなくなったことにより、パターン密度が向上する。
第１図は一実施例のＲＯＭを製造途中の状態で示す図で
あり、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）の
Ｂ−Ｂ’線断面図、同図（Ｃ）は同図（Ａ）のｃ−ｃ
’線断面図である。第２図は他の実施例を製造途中の状
態で示す図であり、同図（Ａ）は平面図、同図（Ｂ）は
同図（Ａ）のＤ−Ｄ’線断面図である。第３図及び第４
図は第１図の実施例のＲＯＭの製造方法を示す図であり
、第３図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＥ
−Ｅ ’線断面図、同図（Ｃ）は同図（Ａ）のＦ−Ｆ’
線断面図であり、第４図は平面図である。 第５図（Ａ）及び同図（Ｂ）は従来の半導体メモリのＲ
ＯＭを製造途中の状態で示す図であり、同図（Ａ）は平
面図、同図（Ｂ）は同図（Ａ）のＡ−Ａ’線断面図であ
る。 ２２・・・・・・ソース領域、 ２４・・・・・・ドレイン領域、 ２６・・・・・・ゲート電極を兼ねるワードライン。
あり、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）の
Ｂ−Ｂ’線断面図、同図（Ｃ）は同図（Ａ）のｃ−ｃ
’線断面図である。第２図は他の実施例を製造途中の状
態で示す図であり、同図（Ａ）は平面図、同図（Ｂ）は
同図（Ａ）のＤ−Ｄ’線断面図である。第３図及び第４
図は第１図の実施例のＲＯＭの製造方法を示す図であり
、第３図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＥ
−Ｅ ’線断面図、同図（Ｃ）は同図（Ａ）のＦ−Ｆ’
線断面図であり、第４図は平面図である。 第５図（Ａ）及び同図（Ｂ）は従来の半導体メモリのＲ
ＯＭを製造途中の状態で示す図であり、同図（Ａ）は平
面図、同図（Ｂ）は同図（Ａ）のＡ−Ａ’線断面図であ
る。 ２２・・・・・・ソース領域、 ２４・・・・・・ドレイン領域、 ２６・・・・・・ゲート電極を兼ねるワードライン。
Claims (1)
- （１）ＭＯＳ型半導体メモリ装置において、ゲート電極
を兼ねるワードラインが、ソース領域とドレイン領域の
間に形成されるチャネルのチャネル長方向に延びるよう
に形成されていることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129303A JPS61287164A (ja) | 1985-06-13 | 1985-06-13 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129303A JPS61287164A (ja) | 1985-06-13 | 1985-06-13 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61287164A true JPS61287164A (ja) | 1986-12-17 |
Family
ID=15006229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60129303A Pending JPS61287164A (ja) | 1985-06-13 | 1985-06-13 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287164A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3933178A1 (de) * | 1988-10-20 | 1990-04-26 | Ricoh Kk | Halbleiter-speichereinrichtung |
| US5308781A (en) * | 1990-05-21 | 1994-05-03 | Ricoh Company, Ltd. | Semiconductor memory device |
| US5362662A (en) * | 1989-08-11 | 1994-11-08 | Ricoh Company, Ltd. | Method for producing semiconductor memory device having a planar cell structure |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5830154A (ja) * | 1981-08-17 | 1983-02-22 | Toshiba Corp | 固定記憶半導体装置およびその製造方法 |
| JPS58111364A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | Ｒｏｍの製造方法 |
| JPS58182864A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1985
- 1985-06-13 JP JP60129303A patent/JPS61287164A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5830154A (ja) * | 1981-08-17 | 1983-02-22 | Toshiba Corp | 固定記憶半導体装置およびその製造方法 |
| JPS58111364A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | Ｒｏｍの製造方法 |
| JPS58182864A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3933178A1 (de) * | 1988-10-20 | 1990-04-26 | Ricoh Kk | Halbleiter-speichereinrichtung |
| US4990999A (en) * | 1988-10-20 | 1991-02-05 | Ricoh Company, Ltd. | Semiconductor memory device using high-density and high-speed MOS elements |
| US5362662A (en) * | 1989-08-11 | 1994-11-08 | Ricoh Company, Ltd. | Method for producing semiconductor memory device having a planar cell structure |
| US5308781A (en) * | 1990-05-21 | 1994-05-03 | Ricoh Company, Ltd. | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0629477A (ja) | 半導体装置の製造方法 | |
| JPS61288464A (ja) | 半導体メモリ装置 | |
| US5493139A (en) | Electrically erasable PROM (E2 PROM) with thin film peripheral transistor | |
| JPS61287164A (ja) | 半導体メモリ装置 | |
| EP0514850B1 (en) | Method for producing a MIS type semiconductor device | |
| US5923064A (en) | Semiconductor memory device with a concentrated impurities in channel transistors | |
| US5893737A (en) | Method for manufacturing semiconductor memory device | |
| US7138311B2 (en) | Semiconductor integrated circuit device and manufacture method therefore | |
| JPS61182267A (ja) | 半導体装置の製造方法 | |
| US20030235960A1 (en) | Method for manufacturing semiconductor device | |
| JPS60234367A (ja) | Ｍｉｓ型電界効果トランジスタ | |
| JPS6038856A (ja) | 半導体装置及びその製造方法 | |
| JPH023982A (ja) | 不揮発性記憶素子およびその製造方法 | |
| JPS61194764A (ja) | 半導体装置の製造方法 | |
| JPH04263468A (ja) | 半導体装置の製造方法 | |
| JPH0369184B2 (ja) | ||
| KR100214535B1 (ko) | 엘디디 구조 모스 트랜지스터 제조방법 | |
| JPH053135B2 (ja) | ||
| JPH03203366A (ja) | 半導体装置 | |
| JPS60161670A (ja) | 半導体装置の製造方法 | |
| JPH0817936A (ja) | 半導体装置 | |
| JPH04369261A (ja) | 半導体装置の製造方法 | |
| JPS62249486A (ja) | 半導体装置の製造方法 | |
| JPH11214525A (ja) | 半導体装置及びその製造方法 | |
| JPH01239878A (ja) | 半導体記憶装置及びその製造方法 |