JPS61287164A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS61287164A JPS61287164A JP60129303A JP12930385A JPS61287164A JP S61287164 A JPS61287164 A JP S61287164A JP 60129303 A JP60129303 A JP 60129303A JP 12930385 A JP12930385 A JP 12930385A JP S61287164 A JPS61287164 A JP S61287164A
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel
- memory transistor
- gate electrode
- same
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明はMO8型半導体メモリ装置に関するものである
。
。
(従来技術)
従来の半導体メモリ装置では、ポリシリコンパターンに
よるゲート電極を形成した後、このゲート電極をマスク
としてセルフアライメント(self−alignme
nt)法によりソース領域とドレイン領域とが形成され
る。
よるゲート電極を形成した後、このゲート電極をマスク
としてセルフアライメント(self−alignme
nt)法によりソース領域とドレイン領域とが形成され
る。
第5図(A)及び同図(B)は従来の半導体メモリのR
OMを表わす、同図(A)は平面図(メタル配線の図示
は省略されている)、同図(B)は同図(A)のA−A
’線断面図である。パッシベーション膜の図示は省略さ
れている。
OMを表わす、同図(A)は平面図(メタル配線の図示
は省略されている)、同図(B)は同図(A)のA−A
’線断面図である。パッシベーション膜の図示は省略さ
れている。
2はP型シリコン基板、3はフィールド酸化膜、4はソ
ース領域、6はドレイン領域であり、8はゲート電極を
兼ねるポリシリコンのワードラインである。10は絶縁
膜としてのPSG (リンシリコンガラス)膜、12は
PSG膜10にあけられたコンタクトホールによりドレ
イン領域6とメタル配線14とを接続するコンタクトで
ある。
ース領域、6はドレイン領域であり、8はゲート電極を
兼ねるポリシリコンのワードラインである。10は絶縁
膜としてのPSG (リンシリコンガラス)膜、12は
PSG膜10にあけられたコンタクトホールによりドレ
イン領域6とメタル配線14とを接続するコンタクトで
ある。
同図(A)中で鎖線で囲まれた領域16が1個のメモリ
トランジスタ領域を表わす。
トランジスタ領域を表わす。
このメモリ装置では、拡散配線(ソース領域4)とワー
ドライン8は交差しない。そして、同図(A)から明ら
かなように、2個のメモリトランジスタに対し1個の割
合でコンタクト12が必要になる。
ドライン8は交差しない。そして、同図(A)から明ら
かなように、2個のメモリトランジスタに対し1個の割
合でコンタクト12が必要になる。
(目的)
本発明は、半導体メモリ装置のパターン密度を向上させ
ることを目的とするものである。
ることを目的とするものである。
(構成)
本発明の半導体メモリ装置は、ゲート電極を兼ねるワー
ドラインが、ソース領域とドレイン領域の間に形成され
るチャネルのチャネル長方向に延びるように形成されて
いることを特徴とするものである。
ドラインが、ソース領域とドレイン領域の間に形成され
るチャネルのチャネル長方向に延びるように形成されて
いることを特徴とするものである。
以下、実施例について具体的に説明する。
第1図は一実施例のROMを表わす、同図(A)は平面
図、同図(B)は同図(A)のB−B’線断面図、同図
(C)は同図(A)のc−c’線断面図である。
図、同図(B)は同図(A)のB−B’線断面図、同図
(C)は同図(A)のc−c’線断面図である。
2はP型シリコン基板、20はフィールド酸化膜、22
はソース領域、24はドレイン領域、25はゲート酸化
膜、26はゲート電極を兼ねるポリシリコンワードライ
ンである。28は絶縁膜としてのPSG膜である。
はソース領域、24はドレイン領域、25はゲート酸化
膜、26はゲート電極を兼ねるポリシリコンワードライ
ンである。28は絶縁膜としてのPSG膜である。
同図Bから明らかなように、ゲート電極を兼ねるワード
ライン26はソース領域22及びドレイン領域24と交
差し5両領域22.24間に形成されるチャネル長方向
に延びている。
ライン26はソース領域22及びドレイン領域24と交
差し5両領域22.24間に形成されるチャネル長方向
に延びている。
1個のメモリトランジスタは同図(A)で鎖線で囲まれ
る領域30により形成される。ソース領域22及びドレ
イン領域24がともに拡散配線として使用されるため、
メモリトランジスタ領域30にはコンタクトを設ける必
要がない。
る領域30により形成される。ソース領域22及びドレ
イン領域24がともに拡散配線として使用されるため、
メモリトランジスタ領域30にはコンタクトを設ける必
要がない。
ROMコードは、メモリトランジスタのチャネルにイオ
ン注入を施して、しきい値を制御することにより設定さ
れる。
ン注入を施して、しきい値を制御することにより設定さ
れる。
第2図は他の実施例を表わす。
同図(A)は平面図、同図(B)は同図(A)のD−D
’線断面図である。第1図と同一部分には同一記号を付
し、説明を省略する。
’線断面図である。第1図と同一部分には同一記号を付
し、説明を省略する。
第1図の実施例ではチャネル領域にイオン注入を施すこ
とによってメモリトランジスタのしきい値を制御してR
OMコードを設定したが5本実施例ではチャネル領域の
フィールド酸化膜の有無によりROMコード設定してい
る。
とによってメモリトランジスタのしきい値を制御してR
OMコードを設定したが5本実施例ではチャネル領域の
フィールド酸化膜の有無によりROMコード設定してい
る。
例えば、領域32で示されるメモリトランジスタでは、
チャネル領域にはゲート酸化膜25を介してゲート電極
を兼ねるワードライン26が存在しているため、そのワ
ードライン26にゲート電圧を印加することによりその
メモリトランジスタがオンとなる。一方、領域34で示
されるメモリトランジスタでは、チャネル領域にはフィ
ールド酸化膜20を介してゲート電極を兼ねるワードラ
イン26が存在しているため、そのワードライン26に
ゲート電圧を印加してもそのメモリトランジスタはオン
とはならない。
チャネル領域にはゲート酸化膜25を介してゲート電極
を兼ねるワードライン26が存在しているため、そのワ
ードライン26にゲート電圧を印加することによりその
メモリトランジスタがオンとなる。一方、領域34で示
されるメモリトランジスタでは、チャネル領域にはフィ
ールド酸化膜20を介してゲート電極を兼ねるワードラ
イン26が存在しているため、そのワードライン26に
ゲート電圧を印加してもそのメモリトランジスタはオン
とはならない。
次に、第1図の実施例の製造方法について説明する。
(1)第3図(A)ないし同図(C)に示されるように
、通常行なわれるLOCO8法でフィールド酸化膜20
、ゲート酸化膜25を形成した後、レジスト40による
パターニングで、メモリトランジスタのチャネル部分を
覆う、すなわち、ソース領域とドレイン領域にのみイオ
ン注入されるようにレジストをパターニングする。第3
図で同図(A)は平面図、同図(B)は同図(A)のE
−E′線断面図、同図(C)は同図(A)のF−E′線
断面図である。
、通常行なわれるLOCO8法でフィールド酸化膜20
、ゲート酸化膜25を形成した後、レジスト40による
パターニングで、メモリトランジスタのチャネル部分を
覆う、すなわち、ソース領域とドレイン領域にのみイオ
ン注入されるようにレジストをパターニングする。第3
図で同図(A)は平面図、同図(B)は同図(A)のE
−E′線断面図、同図(C)は同図(A)のF−E′線
断面図である。
(2)N+拡散領域形成のためのイオン注入42を行な
う。このイオン注入はリン(P)又は砒素(As)をl
Xl01’ 〜5X101’ /cm”程度のドーズ量
で行なう。
う。このイオン注入はリン(P)又は砒素(As)をl
Xl01’ 〜5X101’ /cm”程度のドーズ量
で行なう。
その後、ドライブによりソース拡散領域及びドレイン拡
散領域を形成する。ただし、ドライブ工程は、後の工程
で行なわれるポリシリコン層の酸化のためのRe −O
x工程や、PSGフロ一工程などの熱処理工程で兼ねる
ようにしてもよい。
散領域を形成する。ただし、ドライブ工程は、後の工程
で行なわれるポリシリコン層の酸化のためのRe −O
x工程や、PSGフロ一工程などの熱処理工程で兼ねる
ようにしてもよい。
(3)レジストパターンを再度形成した後、メモリトラ
ンジスタのしきい値制御用チャネルドープ用のイオン注
入を行なう。
ンジスタのしきい値制御用チャネルドープ用のイオン注
入を行なう。
(4)第4図に示されるように、ポリシリコン層を形成
し、パターン化してゲート電極を兼ねるワードライン2
6を形成する。その後、酸化性雰囲気でポリシリコンの
表面を酸化する。
し、パターン化してゲート電極を兼ねるワードライン2
6を形成する。その後、酸化性雰囲気でポリシリコンの
表面を酸化する。
(5)メモリのROMコードを決めるためのイオン注入
を行なう、ROMコードに応じてしきい値vthが0.
5〜1v程度のもの(イオン注入を行なわなかったメモ
リトランジスタ)と、7〜8V程度のもの(イオン注入
を行なったメモリトランジスタ)ができる。
を行なう、ROMコードに応じてしきい値vthが0.
5〜1v程度のもの(イオン注入を行なわなかったメモ
リトランジスタ)と、7〜8V程度のもの(イオン注入
を行なったメモリトランジスタ)ができる。
(6)PSG膜を形成する。
(7)以後のPSG膜のフロー、コンタクトホールの形
成、メタル配線の形成、パッシベーション膜の形成は従
来のROMと同じである。
成、メタル配線の形成、パッシベーション膜の形成は従
来のROMと同じである。
第2図の実施例によるROMの製造方法は、ROMコー
ドに応じて上記工程(5)のしきい値制御用のイオン注
入工程を行なう代りに、ROMコードに応じてフィール
ド酸化膜20のパターンを決定する。他の工程は第1図
の実施例の場合と共通である。
ドに応じて上記工程(5)のしきい値制御用のイオン注
入工程を行なう代りに、ROMコードに応じてフィール
ド酸化膜20のパターンを決定する。他の工程は第1図
の実施例の場合と共通である。
実施例では、ゲート電極を兼ねるワードライン26にポ
リシリコンを用いているが、シリサイド、アルミニウム
などのゲート電極材料を用いてもよい。
リシリコンを用いているが、シリサイド、アルミニウム
などのゲート電極材料を用いてもよい。
また、NチャネルトランジスタのROMを例示している
が、Pチャネルトランジスタのものでもよい。
が、Pチャネルトランジスタのものでもよい。
(効果)
本発明によれば、ポリシリコンによるワードラインと拡
散によるビットラインが交差できるため、従来のように
各ビット毎にコンタクトを設けてメタル配線を行なう必
要がなくなったことにより、パターン密度が向上する。
散によるビットラインが交差できるため、従来のように
各ビット毎にコンタクトを設けてメタル配線を行なう必
要がなくなったことにより、パターン密度が向上する。
第1図は一実施例のROMを製造途中の状態で示す図で
あり、同図(A)は平面図、同図(B)は同図(A)の
B−B’線断面図、同図(C)は同図(A)のc−c
’線断面図である。第2図は他の実施例を製造途中の状
態で示す図であり、同図(A)は平面図、同図(B)は
同図(A)のD−D’線断面図である。第3図及び第4
図は第1図の実施例のROMの製造方法を示す図であり
、第3図(A)は平面図、同図(B)は同図(A)のE
−E ’線断面図、同図(C)は同図(A)のF−F’
線断面図であり、第4図は平面図である。 第5図(A)及び同図(B)は従来の半導体メモリのR
OMを製造途中の状態で示す図であり、同図(A)は平
面図、同図(B)は同図(A)のA−A’線断面図であ
る。 22・・・・・・ソース領域、 24・・・・・・ドレイン領域、 26・・・・・・ゲート電極を兼ねるワードライン。
あり、同図(A)は平面図、同図(B)は同図(A)の
B−B’線断面図、同図(C)は同図(A)のc−c
’線断面図である。第2図は他の実施例を製造途中の状
態で示す図であり、同図(A)は平面図、同図(B)は
同図(A)のD−D’線断面図である。第3図及び第4
図は第1図の実施例のROMの製造方法を示す図であり
、第3図(A)は平面図、同図(B)は同図(A)のE
−E ’線断面図、同図(C)は同図(A)のF−F’
線断面図であり、第4図は平面図である。 第5図(A)及び同図(B)は従来の半導体メモリのR
OMを製造途中の状態で示す図であり、同図(A)は平
面図、同図(B)は同図(A)のA−A’線断面図であ
る。 22・・・・・・ソース領域、 24・・・・・・ドレイン領域、 26・・・・・・ゲート電極を兼ねるワードライン。
Claims (1)
- (1)MOS型半導体メモリ装置において、ゲート電極
を兼ねるワードラインが、ソース領域とドレイン領域の
間に形成されるチャネルのチャネル長方向に延びるよう
に形成されていることを特徴とする半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60129303A JPS61287164A (ja) | 1985-06-13 | 1985-06-13 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60129303A JPS61287164A (ja) | 1985-06-13 | 1985-06-13 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61287164A true JPS61287164A (ja) | 1986-12-17 |
Family
ID=15006229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60129303A Pending JPS61287164A (ja) | 1985-06-13 | 1985-06-13 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61287164A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3933178A1 (de) * | 1988-10-20 | 1990-04-26 | Ricoh Kk | Halbleiter-speichereinrichtung |
US5308781A (en) * | 1990-05-21 | 1994-05-03 | Ricoh Company, Ltd. | Semiconductor memory device |
US5362662A (en) * | 1989-08-11 | 1994-11-08 | Ricoh Company, Ltd. | Method for producing semiconductor memory device having a planar cell structure |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5830154A (ja) * | 1981-08-17 | 1983-02-22 | Toshiba Corp | 固定記憶半導体装置およびその製造方法 |
JPS58111364A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | Romの製造方法 |
JPS58182864A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1985
- 1985-06-13 JP JP60129303A patent/JPS61287164A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5830154A (ja) * | 1981-08-17 | 1983-02-22 | Toshiba Corp | 固定記憶半導体装置およびその製造方法 |
JPS58111364A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | Romの製造方法 |
JPS58182864A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3933178A1 (de) * | 1988-10-20 | 1990-04-26 | Ricoh Kk | Halbleiter-speichereinrichtung |
US4990999A (en) * | 1988-10-20 | 1991-02-05 | Ricoh Company, Ltd. | Semiconductor memory device using high-density and high-speed MOS elements |
US5362662A (en) * | 1989-08-11 | 1994-11-08 | Ricoh Company, Ltd. | Method for producing semiconductor memory device having a planar cell structure |
US5308781A (en) * | 1990-05-21 | 1994-05-03 | Ricoh Company, Ltd. | Semiconductor memory device |
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