JPH05102436A - 半導体メモリ装置とその製造方法 - Google Patents
半導体メモリ装置とその製造方法Info
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- JPH05102436A JPH05102436A JP3292153A JP29215391A JPH05102436A JP H05102436 A JPH05102436 A JP H05102436A JP 3292153 A JP3292153 A JP 3292153A JP 29215391 A JP29215391 A JP 29215391A JP H05102436 A JPH05102436 A JP H05102436A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】 プレーナセル構造にトレンチエッチングの技
術を組み合わせて、さらに高集積化を図る。 【構成】 基板１２に互いに平行なトレンチ溝１４が形
成され、溝１４の側面には拡散層１６が形成されてビッ
トラインとなっている。溝１４の底面と隣接するトレン
チ溝間に挾まれた基板の表面にはゲート酸化膜１８が形
成され、ビットライン１６上にはゲート酸化膜１８より
も厚いシリコン酸化膜２０が形成されている。溝１４と
直交して交差する方向には帯状の互いに平行なワードラ
イン２２が形成されている。ワードライン２２が溝１４
の底面と基板表面を横切る部分がチャネル領域ａとな
る。各メモリートランジスタにはＲＯＭコードを決める
ためにデータに従ってイオン注入がなされ、しきい値が
設定されている。
術を組み合わせて、さらに高集積化を図る。 【構成】 基板１２に互いに平行なトレンチ溝１４が形
成され、溝１４の側面には拡散層１６が形成されてビッ
トラインとなっている。溝１４の底面と隣接するトレン
チ溝間に挾まれた基板の表面にはゲート酸化膜１８が形
成され、ビットライン１６上にはゲート酸化膜１８より
も厚いシリコン酸化膜２０が形成されている。溝１４と
直交して交差する方向には帯状の互いに平行なワードラ
イン２２が形成されている。ワードライン２２が溝１４
の底面と基板表面を横切る部分がチャネル領域ａとな
る。各メモリートランジスタにはＲＯＭコードを決める
ためにデータに従ってイオン注入がなされ、しきい値が
設定されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置のう
ち、特にプレーナーセル構造と称されるマスクＲＯＭの
半導体メモリ装置とその製造方法に関するものである。
ち、特にプレーナーセル構造と称されるマスクＲＯＭの
半導体メモリ装置とその製造方法に関するものである。
【０００２】
【従来の技術】一般のＭＯＳ型半導体集積回路装置は、
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体集積回路装置が提案
されている（特開昭６１−２８８４６４号公報，特開昭
６３−９６９５３号公報などを参照）。
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体集積回路装置が提案
されている（特開昭６１−２８８４６４号公報，特開昭
６３−９６９５３号公報などを参照）。
【０００３】プレーナセル構造では、図１に示されるよ
うに、複数のメモリトランジスタのソース領域のための
連続した拡散領域２ｓと、複数のメモリトランジスタの
ドレイン領域のための連続した拡散領域２ｄとが互いに
平行に基板１に形成され、基板１上には絶縁膜３を介し
て両拡散領域２ｓ，２ｄに交差するワードライン（ゲー
ト電極）４が形成される。プレーナセル構造では、素子
分離用にフィールド酸化膜を設ける必要がなく、また、
ソース領域２ｓとドレイン領域２ｄが複数個のメモリト
ランジスタで共有されるので、そのコンタクトも数個ま
たは数十個のメモリトランジスタに１個の割りですみ、
高集積化を図る上で好都合である。プレーナセル構造の
メモリセルのサイズはソース領域、ドレイン領域のため
の拡散領域２ｓ，２ｄのピッチとワードライン４のピッ
チにより決定される。半導体メモリ装置に限らず、半導
体集積回路装置全般として市場には高密度化、高集積化
の要求がある。プレーナセル構造のメモリセルアレイを
微細化するには、拡散領域２ｓ，２ｄとワードライン４
のピッチを縮小する必要があるが、これらのピッチは製
造装置の性能によって左右され、現在の量産レベルの製
造装置ではそのピッチは２μｍが限界である。
うに、複数のメモリトランジスタのソース領域のための
連続した拡散領域２ｓと、複数のメモリトランジスタの
ドレイン領域のための連続した拡散領域２ｄとが互いに
平行に基板１に形成され、基板１上には絶縁膜３を介し
て両拡散領域２ｓ，２ｄに交差するワードライン（ゲー
ト電極）４が形成される。プレーナセル構造では、素子
分離用にフィールド酸化膜を設ける必要がなく、また、
ソース領域２ｓとドレイン領域２ｄが複数個のメモリト
ランジスタで共有されるので、そのコンタクトも数個ま
たは数十個のメモリトランジスタに１個の割りですみ、
高集積化を図る上で好都合である。プレーナセル構造の
メモリセルのサイズはソース領域、ドレイン領域のため
の拡散領域２ｓ，２ｄのピッチとワードライン４のピッ
チにより決定される。半導体メモリ装置に限らず、半導
体集積回路装置全般として市場には高密度化、高集積化
の要求がある。プレーナセル構造のメモリセルアレイを
微細化するには、拡散領域２ｓ，２ｄとワードライン４
のピッチを縮小する必要があるが、これらのピッチは製
造装置の性能によって左右され、現在の量産レベルの製
造装置ではそのピッチは２μｍが限界である。
【０００４】
【発明が解決しようとする課題】プレーナセル構造にお
いて、さらに微細化を図ろうとした場合、拡散層２ｓ，
２ｄによるショートチャネル効果によって微細化が制約
される。周辺トランジスタのような通常のＭＯＳトラン
ジスタでは拡散層をＬＤＤ構造とすることによりショー
トチャネル効果の問題を回避できるが、プレーナセル構
造ではその構造上ＬＤＤ構造を採用することは困難であ
る。本発明はプレーナセル構造にトレンチエッチングの
技術を組み合わせて、さらに高集積化を図ることを目的
とするものである。
いて、さらに微細化を図ろうとした場合、拡散層２ｓ，
２ｄによるショートチャネル効果によって微細化が制約
される。周辺トランジスタのような通常のＭＯＳトラン
ジスタでは拡散層をＬＤＤ構造とすることによりショー
トチャネル効果の問題を回避できるが、プレーナセル構
造ではその構造上ＬＤＤ構造を採用することは困難であ
る。本発明はプレーナセル構造にトレンチエッチングの
技術を組み合わせて、さらに高集積化を図ることを目的
とするものである。
【０００５】
【課題を解決するための手段】本発明の半導体メモリ装
置では、シリコン基板に互いに平行な溝が形成され、溝
の側面に不純物拡散層が形成されてビットラインが形成
され、ゲート電極を兼ねるワードラインが前記不純物拡
散層と絶縁されて前記溝と交差する方向に形成されてお
り、前記ワードライン下の溝底面と溝間の基板面がチャ
ネル領域となっている。
置では、シリコン基板に互いに平行な溝が形成され、溝
の側面に不純物拡散層が形成されてビットラインが形成
され、ゲート電極を兼ねるワードラインが前記不純物拡
散層と絶縁されて前記溝と交差する方向に形成されてお
り、前記ワードライン下の溝底面と溝間の基板面がチャ
ネル領域となっている。
【０００６】上記の半導体メモリ装置を製造するため
に、本発明の製造方法は以下の工程（Ａ）から（Ｅ）を
含んでいる。（Ａ）シリコン基板に互いに平行な帯状の
溝を形成する工程、（Ｂ）基板と反対導電型の不純物を
含むシリコン酸化膜を堆積し、エッチバックを施して前
記溝の側面にのみ前記シリコン酸化膜を残す工程、
（Ｃ）熱処理を施して溝側面のシリコン酸化膜から基板
へ不純物を拡散させてビットラインを形成する工程、
（Ｄ）熱酸化を施して溝底面と溝間の基板面にゲート酸
化膜を形成し、ビットライン上にはゲート酸化膜より厚
い酸化膜を形成する工程、（Ｅ）多結晶シリコン膜を堆
積し、溝と交差する方向の互いに平行な帯状にパターン
化を施してワードラインを形成する工程。
に、本発明の製造方法は以下の工程（Ａ）から（Ｅ）を
含んでいる。（Ａ）シリコン基板に互いに平行な帯状の
溝を形成する工程、（Ｂ）基板と反対導電型の不純物を
含むシリコン酸化膜を堆積し、エッチバックを施して前
記溝の側面にのみ前記シリコン酸化膜を残す工程、
（Ｃ）熱処理を施して溝側面のシリコン酸化膜から基板
へ不純物を拡散させてビットラインを形成する工程、
（Ｄ）熱酸化を施して溝底面と溝間の基板面にゲート酸
化膜を形成し、ビットライン上にはゲート酸化膜より厚
い酸化膜を形成する工程、（Ｅ）多結晶シリコン膜を堆
積し、溝と交差する方向の互いに平行な帯状にパターン
化を施してワードラインを形成する工程。
【０００７】さらに高集積化を実現するために、本発明
の半導体メモリ装置では、シリコン基板に互いに平行な
溝が形成され、溝の側面に不純物拡散層が形成されてビ
ットラインが形成され、ゲート電極を兼ねるワードライ
ンが前記不純物拡散層と絶縁されて前記溝と交差する方
向に形成されており、かつ、ワードラインは１層目の多
結晶シリコン膜にてなるワードラインと、２層目の多結
晶シリコン膜にてなるワードラインとが互いに絶縁され
て交互に配置されており、ワードライン下の溝底面と溝
間の基板面がチャネル領域となっている。
の半導体メモリ装置では、シリコン基板に互いに平行な
溝が形成され、溝の側面に不純物拡散層が形成されてビ
ットラインが形成され、ゲート電極を兼ねるワードライ
ンが前記不純物拡散層と絶縁されて前記溝と交差する方
向に形成されており、かつ、ワードラインは１層目の多
結晶シリコン膜にてなるワードラインと、２層目の多結
晶シリコン膜にてなるワードラインとが互いに絶縁され
て交互に配置されており、ワードライン下の溝底面と溝
間の基板面がチャネル領域となっている。
【０００８】
【作用】ビットラインが溝の側面に形成されているの
で、ビットラインのための平面上の面積が必要でなくな
り、それだけ集積度が向上する。溝の深さがビットライ
ンの幅に対応するので、溝を深くすればビットライン幅
が広くなって抵抗値が小さくなり、素子面積を大きくせ
ずにビットラインの低抵抗化を図ることができる。請求
項３のようにワードラインを２層構造として１層目のワ
ードラインの間に２層目ワードラインを形成すれば、平
面的に見てほぼ全ての領域をチャネル領域とすることが
でき、集積度を最大限にまで高めることができる。
で、ビットラインのための平面上の面積が必要でなくな
り、それだけ集積度が向上する。溝の深さがビットライ
ンの幅に対応するので、溝を深くすればビットライン幅
が広くなって抵抗値が小さくなり、素子面積を大きくせ
ずにビットラインの低抵抗化を図ることができる。請求
項３のようにワードラインを２層構造として１層目のワ
ードラインの間に２層目ワードラインを形成すれば、平
面的に見てほぼ全ての領域をチャネル領域とすることが
でき、集積度を最大限にまで高めることができる。
【０００９】
【実施例】図２は一実施例のメモリ部を表わしている。
（Ａ）は平面図、（Ｂ）はそのＡ−Ａ’線位置での断面
図である。１２はＰ型シリコン基板であり、図には表わ
れていないが周辺トランジスタ部とメモリ部の間を分離
するためにチャネルストッパ層とフィールド酸化膜が形
成されている。基板１２には互いに平行なトレンチ溝１
４が形成されており、トレンチ溝１４の側面にはＮ型不
純物による拡散層１６が形成されて、溝方向に延びるビ
ットラインとなっている。トレンチ溝１４の底面と隣接
するトレンチ溝間に挾まれた基板の表面にはゲート酸化
膜１８が形成され、ビットライン１６上にはゲート酸化
膜１８よりも厚いシリコン酸化膜２０が形成されてい
る。
（Ａ）は平面図、（Ｂ）はそのＡ−Ａ’線位置での断面
図である。１２はＰ型シリコン基板であり、図には表わ
れていないが周辺トランジスタ部とメモリ部の間を分離
するためにチャネルストッパ層とフィールド酸化膜が形
成されている。基板１２には互いに平行なトレンチ溝１
４が形成されており、トレンチ溝１４の側面にはＮ型不
純物による拡散層１６が形成されて、溝方向に延びるビ
ットラインとなっている。トレンチ溝１４の底面と隣接
するトレンチ溝間に挾まれた基板の表面にはゲート酸化
膜１８が形成され、ビットライン１６上にはゲート酸化
膜１８よりも厚いシリコン酸化膜２０が形成されてい
る。
【００１０】トレンチ溝１４の方向と直交して交差する
方向には、多結晶シリコン膜にてなる帯状の互いに平行
なワードライン２２が形成されている。ワードライン２
２はゲート電極を兼ねており、ワードライン２２がトレ
ンチ溝１４の底面と基板表面を横切る部分ではその部分
がチャネル領域となる。ａで示される角形領域がチャネ
ル領域を表わしている。各チャネル領域を挾んでビット
ライン１６，１６間で１個ずつのメモリトランジスタが
構成されている。各メモリートランジスタにはＲＯＭコ
ードを決めるためにデータに従ってイオン注入がなさ
れ、しきい値が設定されている。例えばチャネル領域に
ボロンなどのＰ型不純物を注入してしきい値を高める
か、注入しないでしきい値を低いままとすることにより
ＲＯＭコードが決められている。
方向には、多結晶シリコン膜にてなる帯状の互いに平行
なワードライン２２が形成されている。ワードライン２
２はゲート電極を兼ねており、ワードライン２２がトレ
ンチ溝１４の底面と基板表面を横切る部分ではその部分
がチャネル領域となる。ａで示される角形領域がチャネ
ル領域を表わしている。各チャネル領域を挾んでビット
ライン１６，１６間で１個ずつのメモリトランジスタが
構成されている。各メモリートランジスタにはＲＯＭコ
ードを決めるためにデータに従ってイオン注入がなさ
れ、しきい値が設定されている。例えばチャネル領域に
ボロンなどのＰ型不純物を注入してしきい値を高める
か、注入しないでしきい値を低いままとすることにより
ＲＯＭコードが決められている。
【００１１】トレンチ溝１４の側面のうち、ワードライ
ン２２の下側領域を除いてチャネルストッパ用にボロン
などのＰ型不純物が注入されている。基板１２上及びワ
ードライン２２上にはＰＳＧ膜などの層間絶縁膜（図示
略）が形成され、層間絶縁膜のコンタクトホールを介し
てメタル配線がビットライン１６やワードライン２２と
接続される。
ン２２の下側領域を除いてチャネルストッパ用にボロン
などのＰ型不純物が注入されている。基板１２上及びワ
ードライン２２上にはＰＳＧ膜などの層間絶縁膜（図示
略）が形成され、層間絶縁膜のコンタクトホールを介し
てメタル配線がビットライン１６やワードライン２２と
接続される。
【００１２】図３により一実施例の製造方法を説明す
る。チップ上にはメモリ部の他に周辺部も形成される
が、周辺部については従来通り製造することができるの
で図示を省略し、ここでは主としてメモリ部の工程を図
示して説明する。（Ａ）Ｐ型シリコン基板１２にチャネ
ルストッパ層とフィールド酸化膜を形成してメモリ部と
周辺トランジスタ部の間及び周辺トランジスタ間の分離
を行なう。基板１２にトレンチ溝を形成するために、基
板上に写真製版によりレジストパターンを形成し、その
レジストをマスクとして基板１２をエッチングしてトレ
ンチ溝１４を形成し、その後レジストを除去する。溝１
４の深さＤはビットライン幅を規定するものであり、例
えば約１.０μｍとする。溝１４の幅Ｌ2及び溝間の基板
表面の幅Ｌ1はチャネル長を規定するものであり、いず
れも約１.０μｍとする。
る。チップ上にはメモリ部の他に周辺部も形成される
が、周辺部については従来通り製造することができるの
で図示を省略し、ここでは主としてメモリ部の工程を図
示して説明する。（Ａ）Ｐ型シリコン基板１２にチャネ
ルストッパ層とフィールド酸化膜を形成してメモリ部と
周辺トランジスタ部の間及び周辺トランジスタ間の分離
を行なう。基板１２にトレンチ溝を形成するために、基
板上に写真製版によりレジストパターンを形成し、その
レジストをマスクとして基板１２をエッチングしてトレ
ンチ溝１４を形成し、その後レジストを除去する。溝１
４の深さＤはビットライン幅を規定するものであり、例
えば約１.０μｍとする。溝１４の幅Ｌ2及び溝間の基板
表面の幅Ｌ1はチャネル長を規定するものであり、いず
れも約１.０μｍとする。
【００１３】（Ｂ）低温ＣＶＤ法（４００℃以下）によ
りＰＳＧ膜を堆積した後、そのＰＳＧ膜をエッチバック
して溝の側面にのみＰＳＧ膜３０を残す。（Ｃ）ＰＳＧ
膜３０をつけたままで高温熱処理（８００〜９００℃）
を行ない、ＰＳＧ膜３０中のリンをシリコン基板中に拡
散させて溝１４の側面にＮ型拡散層１６を形成する。こ
の拡散層１６がビットラインとなる。
りＰＳＧ膜を堆積した後、そのＰＳＧ膜をエッチバック
して溝の側面にのみＰＳＧ膜３０を残す。（Ｃ）ＰＳＧ
膜３０をつけたままで高温熱処理（８００〜９００℃）
を行ない、ＰＳＧ膜３０中のリンをシリコン基板中に拡
散させて溝１４の側面にＮ型拡散層１６を形成する。こ
の拡散層１６がビットラインとなる。
【００１４】（Ｄ）ゲート酸化膜を形成するための熱処
理を施す。この熱処理により溝の底面と溝間の基板表面
には膜厚が１００〜５００Åのゲート酸化膜１８が形成
され、Ｎ型拡散層１６上には増速酸化により５００〜２
０００Åの厚いシリコン酸化膜２０が形成される。次
に、メモリトランジスタのしきい値制御のためのボロン
などのＰ型不純物注入を行なう。このときのイオン注入
条件は１０〜５０ＫｅＶ程度のエネルギーで、注入量は
１０12〜１０17／ｃｍ3程度とする。このチャネルドー
プのためのイオン注入工程は、溝１４の形成後、拡散層
３０の形成前に行なってもよく、又はその後、ゲート酸
化膜形成前に行なってもよい。
理を施す。この熱処理により溝の底面と溝間の基板表面
には膜厚が１００〜５００Åのゲート酸化膜１８が形成
され、Ｎ型拡散層１６上には増速酸化により５００〜２
０００Åの厚いシリコン酸化膜２０が形成される。次
に、メモリトランジスタのしきい値制御のためのボロン
などのＰ型不純物注入を行なう。このときのイオン注入
条件は１０〜５０ＫｅＶ程度のエネルギーで、注入量は
１０12〜１０17／ｃｍ3程度とする。このチャネルドー
プのためのイオン注入工程は、溝１４の形成後、拡散層
３０の形成前に行なってもよく、又はその後、ゲート酸
化膜形成前に行なってもよい。
【００１５】メモリー部のワードラインと周辺トランジ
スタのゲート電極のために多結晶シリコン層又はポリサ
イド層を形成し、写真製版とエッチングを施してワード
ライン１４と周辺トランジスタのゲート電極を形成す
る。周辺トランジスタにはソース・ドレイン形成のため
に砒素などのＮ型不純物注入を行なう。データ記録のた
めのコア注入を行なう。このとき、コア注入はボロンな
どのＰ型不純物を注入し、注入エネルギーは５０〜２０
０ＫｅＶ、注入量は１０16〜１０20／ｃｍ3程度とす
る。メモリー部のチャネル領域以外のトレンチ溝底面と
基板表面に、チャネルストッパ用にボロンなどのＰ型不
純物を注入する。その後、通常通りのプロセスで層間絶
縁膜を形成し、コンタクトホールを形成し、メタル配線
を形成し、パッシベーション保護膜を形成する。
スタのゲート電極のために多結晶シリコン層又はポリサ
イド層を形成し、写真製版とエッチングを施してワード
ライン１４と周辺トランジスタのゲート電極を形成す
る。周辺トランジスタにはソース・ドレイン形成のため
に砒素などのＮ型不純物注入を行なう。データ記録のた
めのコア注入を行なう。このとき、コア注入はボロンな
どのＰ型不純物を注入し、注入エネルギーは５０〜２０
０ＫｅＶ、注入量は１０16〜１０20／ｃｍ3程度とす
る。メモリー部のチャネル領域以外のトレンチ溝底面と
基板表面に、チャネルストッパ用にボロンなどのＰ型不
純物を注入する。その後、通常通りのプロセスで層間絶
縁膜を形成し、コンタクトホールを形成し、メタル配線
を形成し、パッシベーション保護膜を形成する。
【００１６】図４は第２の実施例を表わす。図４の実施
例は、図２に示されたワードライン２２を１層目の多結
晶シリコン膜のパターン化により形成し、ワードライン
２２の間に２層目の多結晶シリコン膜による第２のワー
ドライン４２を形成したものである。このような２層構
造のワードラインについては本発明者らはすでに特願平
１−２２４７８９号として提案している。ワードライン
２２と４２の間は互いに絶縁膜により絶縁されている。
２層構造のワードラインの構造及び製造方法は特願平１
−２２４７８９号に記載されているものと同じであるの
で、詳細な説明は省略する。図４に示されるように、ワ
ードラインを２層構造とすることにより１層目ワードラ
イン２２によるチャネル領域ａと２層目ワードライン４
２によるチャネル領域ｂによって、平面的に見てほぼ全
ての領域をチャネル領域とすることができる。
例は、図２に示されたワードライン２２を１層目の多結
晶シリコン膜のパターン化により形成し、ワードライン
２２の間に２層目の多結晶シリコン膜による第２のワー
ドライン４２を形成したものである。このような２層構
造のワードラインについては本発明者らはすでに特願平
１−２２４７８９号として提案している。ワードライン
２２と４２の間は互いに絶縁膜により絶縁されている。
２層構造のワードラインの構造及び製造方法は特願平１
−２２４７８９号に記載されているものと同じであるの
で、詳細な説明は省略する。図４に示されるように、ワ
ードラインを２層構造とすることにより１層目ワードラ
イン２２によるチャネル領域ａと２層目ワードライン４
２によるチャネル領域ｂによって、平面的に見てほぼ全
ての領域をチャネル領域とすることができる。
【００１７】
【発明の効果】本発明では、基板にトレンチ溝を形成
し、ビットラインをそのトレンチ溝の側面に形成したの
で、ビットラインのための平面上の面積が必要でなくな
り、それだけ集積度が向上する。溝の深さがビットライ
ンの幅に対応するので、溝を深くすればビットライン幅
が広くなって抵抗値が小さくなり、素子面積を大きくせ
ずにビットラインの低抵抗化を図ることができる。１層
目のワードラインの間に２層目ワードラインを形成する
ようにワードラインを２層構造とすれば、平面的に見て
ほぼ全ての領域をチャネル領域とすることができ、集積
度を最大限にまで高めることができる。
し、ビットラインをそのトレンチ溝の側面に形成したの
で、ビットラインのための平面上の面積が必要でなくな
り、それだけ集積度が向上する。溝の深さがビットライ
ンの幅に対応するので、溝を深くすればビットライン幅
が広くなって抵抗値が小さくなり、素子面積を大きくせ
ずにビットラインの低抵抗化を図ることができる。１層
目のワードラインの間に２層目ワードラインを形成する
ようにワードラインを２層構造とすれば、平面的に見て
ほぼ全ての領域をチャネル領域とすることができ、集積
度を最大限にまで高めることができる。
【図１】従来のプレーナーセル構造のメモリセルアレイ
を示す図であり、（Ａ）は平面図、（Ｂ）はそのＦ−
Ｆ’線位置での断面図である。
を示す図であり、（Ａ）は平面図、（Ｂ）はそのＦ−
Ｆ’線位置での断面図である。
【図２】一実施例を示す図であり、（Ａ）は平面図、
（Ｂ）はそのＡ−Ａ’線位置での断面図である。
（Ｂ）はそのＡ−Ａ’線位置での断面図である。
【図３】一実施例の製造方法を示す要部の工程断面図で
ある。
ある。
【図４】第２の実施例を示す平面図である。
１２ 基板 １４ トレンチ溝 １６ ビットライン １８ ゲート酸化膜 ２２，４２ ワードライン ａ，ｂ チャネル領域
Claims (3)
- 【請求項１】 シリコン基板に互いに平行な溝が形成さ
れ、溝の側面に不純物拡散層が形成されてビットライン
が形成され、ゲート電極を兼ねるワードラインが前記不
純物拡散層と絶縁されて前記溝と交差する方向に形成さ
れており、前記ワードライン下の溝底面と溝間の基板面
がチャネル領域となっている半導体メモリ装置。 - 【請求項２】 以下の工程（Ａ）から（Ｅ）を含む半導
体メモリ装置の製造方法。 （Ａ）シリコン基板に互いに平行な帯状の溝を形成する
工程、 （Ｂ）基板と反対導電型の不純物を含むシリコン酸化膜
を堆積し、エッチバックを施して前記溝の側面にのみ前
記シリコン酸化膜を残す工程、 （Ｃ）熱処理を施して溝側面のシリコン酸化膜から基板
へ不純物を拡散させてビットラインを形成する工程、 （Ｄ）熱酸化を施して溝底面と溝間の基板面にゲート酸
化膜を形成し、ビットライン上にはゲート酸化膜より厚
い酸化膜を形成する工程、 （Ｅ）多結晶シリコン膜を堆積し、溝と交差する方向の
互いに平行な帯状にパターン化を施してワードラインを
形成する工程。 - 【請求項３】 シリコン基板に互いに平行な溝が形成さ
れ、溝の側面に不純物拡散層が形成されてビットライン
が形成され、ゲート電極を兼ねるワードラインが前記不
純物拡散層と絶縁されて前記溝と交差する方向に形成さ
れており、かつ、ワードラインは１層目の多結晶シリコ
ン膜にてなるワードラインと、２層目の多結晶シリコン
膜にてなるワードラインとが互いに絶縁されて交互に配
置されており、ワードライン下の溝底面と溝間の基板面
がチャネル領域となっている半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292153A JPH05102436A (ja) | 1991-10-09 | 1991-10-09 | 半導体メモリ装置とその製造方法 |
| US07/955,128 US5306941A (en) | 1991-10-09 | 1992-10-01 | Semiconductor memory device and production process thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292153A JPH05102436A (ja) | 1991-10-09 | 1991-10-09 | 半導体メモリ装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102436A true JPH05102436A (ja) | 1993-04-23 |
Family
ID=17778230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3292153A Pending JPH05102436A (ja) | 1991-10-09 | 1991-10-09 | 半導体メモリ装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5306941A (ja) |
| JP (1) | JPH05102436A (ja) |
Cited By (4)
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| US6376887B2 (en) | 1998-05-26 | 2002-04-23 | Nec Corporation | Semiconductor memory having buried digit lines |
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| JP2009032804A (ja) * | 2007-07-25 | 2009-02-12 | Spansion Llc | 半導体装置及びその製造方法 |
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| DE19603810C1 (de) | 1996-02-02 | 1997-08-28 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19609678C2 (de) * | 1996-03-12 | 2003-04-17 | Infineon Technologies Ag | Speicherzellenanordnung mit streifenförmigen, parallel verlaufenden Gräben und vertikalen MOS-Transistoren und Verfahren zu deren Herstellung |
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| US7151294B2 (en) * | 2004-08-03 | 2006-12-19 | Micron Technology, Inc. | High density stepped, non-planar flash memory |
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| TWI323498B (en) * | 2006-04-20 | 2010-04-11 | Nanya Technology Corp | Recessed gate mos transistor device and method of making the same |
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-
1991
- 1991-10-09 JP JP3292153A patent/JPH05102436A/ja active Pending
-
1992
- 1992-10-01 US US07/955,128 patent/US5306941A/en not_active Expired - Lifetime
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|---|---|
| US5306941A (en) | 1994-04-26 |
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