JP2573263B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2573263B2 JP2573263B2 JP62311276A JP31127687A JP2573263B2 JP 2573263 B2 JP2573263 B2 JP 2573263B2 JP 62311276 A JP62311276 A JP 62311276A JP 31127687 A JP31127687 A JP 31127687A JP 2573263 B2 JP2573263 B2 JP 2573263B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置及びその製造方法に関し、特に２
層以上のゲート電極を有する不揮発性メモリセルに用い
られるものである。
層以上のゲート電極を有する不揮発性メモリセルに用い
られるものである。
（従来の技術） 従来、例えば、２層のゲート電極を有するEPROM（era
sable PROM）は上面から見て第７図に示す様な配置構造
となっている。図中１はドレインとビット線（図示せ
ず）とのコンタクト部、２は素子分離領域（絶縁膜）、
３は浮遊ゲート電極,4は横方向に走る制御ゲート電極、
５は１つの単位セルである。
sable PROM）は上面から見て第７図に示す様な配置構造
となっている。図中１はドレインとビット線（図示せ
ず）とのコンタクト部、２は素子分離領域（絶縁膜）、
３は浮遊ゲート電極,4は横方向に走る制御ゲート電極、
５は１つの単位セルである。
上記構造では、単位セル５当りの制御ゲート電極配線
長は１つの浮遊ゲート電極３の長辺方向長の1.3倍程度
で短辺方向長の略４倍となっており、又、制御ゲート電
極配線幅は短辺方向長幅と等しく設定されている。
長は１つの浮遊ゲート電極３の長辺方向長の1.3倍程度
で短辺方向長の略４倍となっており、又、制御ゲート電
極配線幅は短辺方向長幅と等しく設定されている。
（発明が解決しようとする問題点） この為、制御ゲート電極配線幅即ち、ゲートポリシリ
コン幅が微細化されるに伴い、制御ゲート電極配線の抵
抗が無視できなくなり、大容量化と同時に高速化を実現
することが困難になっている。これを、解決する為に
は、制御ゲート電極配線層としてシリサイド材料を用い
る等の方法があるが、微細加工のマージン、や段差部で
の段切れ等の問題があり、充分ではない。
コン幅が微細化されるに伴い、制御ゲート電極配線の抵
抗が無視できなくなり、大容量化と同時に高速化を実現
することが困難になっている。これを、解決する為に
は、制御ゲート電極配線層としてシリサイド材料を用い
る等の方法があるが、微細加工のマージン、や段差部で
の段切れ等の問題があり、充分ではない。
さらに、上記構造では、ひとつのセル５について1/2
のドレイン・コンタクト孔１が存在する為、セルサイズ
は、コンタクト孔１と素子分離領域２に対しマスク工程
で規定される一定の間隔、及びずれ余裕をあらかじめ確
保する必要があり、さらに、コンタクト孔１とゲート３
に対しても同様にマスク工程で規定される一定の間隔、
及びずれ余裕をあらかじめ確保する必要がある。この
為、この部分がスケーリングされず、微細化、大容量化
に大きな障害となるという欠点を有する。
のドレイン・コンタクト孔１が存在する為、セルサイズ
は、コンタクト孔１と素子分離領域２に対しマスク工程
で規定される一定の間隔、及びずれ余裕をあらかじめ確
保する必要があり、さらに、コンタクト孔１とゲート３
に対しても同様にマスク工程で規定される一定の間隔、
及びずれ余裕をあらかじめ確保する必要がある。この
為、この部分がスケーリングされず、微細化、大容量化
に大きな障害となるという欠点を有する。
本発明は上記事情に鑑みてなされたもので、制御ゲー
ト電極配線の抵抗を大幅に減少して素子の高速化を可能
とし、同時にユニット・セルのサイズが素子分離能力と
ゲート間隔で決まる様、コンタクト孔を省略できる配置
構造をとることにより、セルの大幅な微細化を可能とす
る半導体装置及びその製造方法を提供することを目的と
する。
ト電極配線の抵抗を大幅に減少して素子の高速化を可能
とし、同時にユニット・セルのサイズが素子分離能力と
ゲート間隔で決まる様、コンタクト孔を省略できる配置
構造をとることにより、セルの大幅な微細化を可能とす
る半導体装置及びその製造方法を提供することを目的と
する。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は、ソース及びドレイン領域と、上記ソース及
びドレイン領域間のチャネル領域上に形成され、電気的
に浮遊状態にされた浮遊ゲート電極と、上記浮遊ゲート
電極上に形成された絶縁膜と、上記絶縁膜上に形成され
た制御ゲート電極とを備えた不揮発性メモリを構成する
半導体装置において、上記ソース及びドレインの配線層
が浮遊ゲート電極間での長辺方向に平行に形成されてお
り、上記浮遊ゲート電極の短辺方向に平行に上記制御ゲ
ート電極が形成され、上記ソース及びドレイン配線層と
制御ゲート電極層の配線方向が交差して配置されている
事を第１の特徴とする。また半導体基板の表面に選択的
に素子分離領域を形成する工程と、上記素子分離領域に
より隔離される素子領域にゲート絶縁膜を形成する工程
と、全面に第１の非単結晶シリコン層を形成する工程
と、上記非単結晶シリコン層上に第１の絶縁膜と耐酸化
性を有する第２の絶縁膜との積層膜を形成する工程と、
選択パターニングにより上記積層膜を選択的にパターニ
ングし、これをマスクに素子分離領域を除去し、半導体
基板表面を露出させる工程と、上記露出された半導体基
板表面にのみ自己整合的にシリサイド層を形成する工程
と、上記シリサイド層に不純物を注入する工程と、全面
を熱酸化しシリサイド層上にのみ選択的に充分厚い酸化
膜を形成する工程と、全面に第２の非単結晶シリコン層
を形成する工程と、選択的パターニングにより上記第２
の非単結晶シリコン層を選択的にパターニングし、これ
をマスクに上記第１の絶縁膜と耐酸化性を有する第２の
絶縁膜との積層膜と第１の非単結晶シリコン層を除去す
る工程とを具備することを第２の特徴とする。即ち本発
明は、上記第１の特徴により、制御ゲート電極配線長が
著しく減少して配線抵抗が大幅に下がる。さらにユニッ
ト・セルのサイズが素子分離能力とゲート−ゲート間隔
で決まる様、コンタクト孔を省略できる構造をとってい
る。本発明は、これらの事により、制御ゲート電極配線
の抵抗を大幅に減少し素子の高速化を可能としセルの大
幅な微細化を可能とする半導体装置を提供することを骨
子とする。また上記第２の特徴により、浮遊ゲート電極
と素子分離領域を自己整合的に形成して素子の微細化を
可能にし、さらにユニット・セルのサイズが素子分離能
力とゲート−ゲート間隔で決まる様、コンタクト孔を省
略できる構造をとることにより、セルのいっそうの微細
化を可能とすることを骨子とする。加えて、上記シリサ
イド層上の厚い酸化膜により、ゲート電極間の耐圧向上
及び２層以上のゲート電極の段切れも防止するものであ
る。
びドレイン領域間のチャネル領域上に形成され、電気的
に浮遊状態にされた浮遊ゲート電極と、上記浮遊ゲート
電極上に形成された絶縁膜と、上記絶縁膜上に形成され
た制御ゲート電極とを備えた不揮発性メモリを構成する
半導体装置において、上記ソース及びドレインの配線層
が浮遊ゲート電極間での長辺方向に平行に形成されてお
り、上記浮遊ゲート電極の短辺方向に平行に上記制御ゲ
ート電極が形成され、上記ソース及びドレイン配線層と
制御ゲート電極層の配線方向が交差して配置されている
事を第１の特徴とする。また半導体基板の表面に選択的
に素子分離領域を形成する工程と、上記素子分離領域に
より隔離される素子領域にゲート絶縁膜を形成する工程
と、全面に第１の非単結晶シリコン層を形成する工程
と、上記非単結晶シリコン層上に第１の絶縁膜と耐酸化
性を有する第２の絶縁膜との積層膜を形成する工程と、
選択パターニングにより上記積層膜を選択的にパターニ
ングし、これをマスクに素子分離領域を除去し、半導体
基板表面を露出させる工程と、上記露出された半導体基
板表面にのみ自己整合的にシリサイド層を形成する工程
と、上記シリサイド層に不純物を注入する工程と、全面
を熱酸化しシリサイド層上にのみ選択的に充分厚い酸化
膜を形成する工程と、全面に第２の非単結晶シリコン層
を形成する工程と、選択的パターニングにより上記第２
の非単結晶シリコン層を選択的にパターニングし、これ
をマスクに上記第１の絶縁膜と耐酸化性を有する第２の
絶縁膜との積層膜と第１の非単結晶シリコン層を除去す
る工程とを具備することを第２の特徴とする。即ち本発
明は、上記第１の特徴により、制御ゲート電極配線長が
著しく減少して配線抵抗が大幅に下がる。さらにユニッ
ト・セルのサイズが素子分離能力とゲート−ゲート間隔
で決まる様、コンタクト孔を省略できる構造をとってい
る。本発明は、これらの事により、制御ゲート電極配線
の抵抗を大幅に減少し素子の高速化を可能としセルの大
幅な微細化を可能とする半導体装置を提供することを骨
子とする。また上記第２の特徴により、浮遊ゲート電極
と素子分離領域を自己整合的に形成して素子の微細化を
可能にし、さらにユニット・セルのサイズが素子分離能
力とゲート−ゲート間隔で決まる様、コンタクト孔を省
略できる構造をとることにより、セルのいっそうの微細
化を可能とすることを骨子とする。加えて、上記シリサ
イド層上の厚い酸化膜により、ゲート電極間の耐圧向上
及び２層以上のゲート電極の段切れも防止するものであ
る。
（実施例） 以下、本発明をEPROMセルの構造に適用した一実施例
について、第１図〜第６図を参照して説明する。なお第
５図は第４図のＹ−Ｙ線に沿う断面図、第６図は第４図
のＸ−Ｘ線に沿う断面図である。
について、第１図〜第６図を参照して説明する。なお第
５図は第４図のＹ−Ｙ線に沿う断面図、第６図は第４図
のＸ−Ｘ線に沿う断面図である。
まず、例えばＰ型シリコン基板表面21のメモリセル形
成予定領域にゲート絶縁膜23を介して浮遊ゲート電極パ
タン201を素子分離領域22と自己整合に形成する（第１
図，第５図，第６図参照）。その後、ソース・ドレイン
形成予定領域27上に自己整合的にシリサイド層29を形成
する（第２図，第５図，第６図参照）。続いて、選択的
に絶縁膜30をシリサイド層29上のみ形成した後、制御ゲ
ート電極と浮遊ゲート電極間用絶縁膜25,26を介して制
御ゲート電極パタン31を浮遊ゲート電極パタン32の短辺
方向と平行に形成し、この制御ゲート電極パタン31をマ
スクにして各浮遊ゲート電極32を形成する（第３図，第
５図，第６図参照）。この後、所望のコントクト孔33、
金属配線層34を形成し、最終構造を得る（第４図，第５
図，第６図参照）。
成予定領域にゲート絶縁膜23を介して浮遊ゲート電極パ
タン201を素子分離領域22と自己整合に形成する（第１
図，第５図，第６図参照）。その後、ソース・ドレイン
形成予定領域27上に自己整合的にシリサイド層29を形成
する（第２図，第５図，第６図参照）。続いて、選択的
に絶縁膜30をシリサイド層29上のみ形成した後、制御ゲ
ート電極と浮遊ゲート電極間用絶縁膜25,26を介して制
御ゲート電極パタン31を浮遊ゲート電極パタン32の短辺
方向と平行に形成し、この制御ゲート電極パタン31をマ
スクにして各浮遊ゲート電極32を形成する（第３図，第
５図，第６図参照）。この後、所望のコントクト孔33、
金属配線層34を形成し、最終構造を得る（第４図，第５
図，第６図参照）。
しかして、上記構造によれば、浮遊ゲート電極パタン
32と自己整合的に素子分離領域22が形成され、浮遊ゲー
ト電極パタン32の長辺方向と平行に自己整合的に低抵抗
シリサイド29、ソース・ドレイン層27を配置し、浮遊ゲ
ート電極パタン32の短辺方向に平行制御ゲート電極パタ
ン31を配置しているため、制御ゲート電極配線長が減
り、このため制御ゲート電極配線の抵抗が大幅に減少し
（従来型セルに比べ略1/6程度）、素子の大幅な高速化
を可能とした。さらに、ビット線に相当する低抵抗シリ
サイド29、ソース・ドレイン層27を用いている為、従来
必要であった１セル当り1/2ケのコンタクト孔が不要と
なり、単位セルの大きさは浮遊ゲート電極間の最小間隔
と浮遊ゲート電極の最小面積に因って決まる限界セル面
積まで微細化することが可能となった。さらに、この構
造によって半導体メモリを製造すれば、原理的には、メ
モリセル内にはほとんどコンタクト孔が存在しないた
め、コンタクト孔の加工に関する不良は発生せず、大幅
な歩留り向上が可能となる。
32と自己整合的に素子分離領域22が形成され、浮遊ゲー
ト電極パタン32の長辺方向と平行に自己整合的に低抵抗
シリサイド29、ソース・ドレイン層27を配置し、浮遊ゲ
ート電極パタン32の短辺方向に平行制御ゲート電極パタ
ン31を配置しているため、制御ゲート電極配線長が減
り、このため制御ゲート電極配線の抵抗が大幅に減少し
（従来型セルに比べ略1/6程度）、素子の大幅な高速化
を可能とした。さらに、ビット線に相当する低抵抗シリ
サイド29、ソース・ドレイン層27を用いている為、従来
必要であった１セル当り1/2ケのコンタクト孔が不要と
なり、単位セルの大きさは浮遊ゲート電極間の最小間隔
と浮遊ゲート電極の最小面積に因って決まる限界セル面
積まで微細化することが可能となった。さらに、この構
造によって半導体メモリを製造すれば、原理的には、メ
モリセル内にはほとんどコンタクト孔が存在しないた
め、コンタクト孔の加工に関する不良は発生せず、大幅
な歩留り向上が可能となる。
次に、本発明をEPROMセルの製造に適用した一実施例
について、第１図〜第６図を参照して更にくわしく説明
する。
について、第１図〜第６図を参照して更にくわしく説明
する。
まず、例えばＰ型シリコン基板21表面のメモリセル形
成予定領域に熱酸化法を用いて選択的に素子分離領域22
を常法により形成した。次いで、第１のゲート絶縁膜23
を例えば熱酸化法により形成した。続いて、全面に例え
ば厚さ2000Åの第１の多結晶シリコン層（非単結晶シリ
コン層）24を堆積した後、これにリン等の不純物をイオ
ン注入あるいは、POCl3を拡散源とした熱拡散等の方法
でドープした。次いで、前記多結晶シリコン層24上に厚
さ100Å程度のシリコン酸化膜25を形成し、その上に厚
さ150Å程度のシリコン窒化膜26をLPCVD法、あるいはプ
ラズマCVD法等で堆積した。その後、ソース・ドレイン
領域27の形成予定領域上の一部に対応する多結晶シリコ
ン24/シリコン窒化膜25/シリコン窒化膜26の積層膜201
をフォトリソグラフィとRIE（Reactive Ion Etching）
により選択的に除去した（第１図，第５図，第６図参
照）。続いて、多結晶シリコン／シリコン酸化膜／シリ
コン窒化膜の積層膜のパタン201をマスクに素子分離領
域22の一部を選択的に除去し半導体基板表面を露出させ
た。つづいて、低温ウェット酸化法を用い、積層膜パタ
ン201の側壁の多結晶シリコン部にのみ厚い酸化膜28が
形成されるよう酸化を行ない、引きつづきエッチングを
行ない、半導体基板表面部のみ再度露出するよう基板上
酸化膜を除去した。この露出された半導体基板表面に常
法を用いて、自己整合的にシリサイド層例えば、チタン
・シリサイド層29を形成した。続いてソース、・ドレイ
ン層27の形成の為の不純物イオン注入を行った。その
後、熱酸化法により、チタン・シリサイド層29上に選択
的に厚さ1500Å以上の熱酸化膜30を形成した。この時、
多結晶シリコン24/シリコン酸化膜25/シリコン窒化膜26
の積層膜のパタン上はシリコン窒化膜26が存在する為、
殆ど酸化されず、側壁部分にのみ多結晶シリコン酸化膜
が形成される事になる。又、この熱酸化工程により、ソ
ース・ドレイン層27の不純物イオンが同時に活性化され
る事になる（第２図，第５図，第６図参照）。続いて、
全面に第２の多結晶シリコン層を堆積した後、これをパ
ターニングして制御ゲート電極31を形成した。次いで、
制御ゲート電極31をマスクとして下層の多結晶シリコン
24/シリコン酸化膜25/シリコン窒化膜26の積層膜201を
パターニングし、浮遊ゲート電極32を形成する（第３
図，第５図，第６図参照）。この場合、浮遊ゲート電極
32の長手方向の端部が素子分離領域22上の一部にまで延
在しているため、その分、制御ゲート電極31,浮遊ゲー
ト電極32間の容量の増大が可能になる。この後、常法に
従い、層間絶縁膜35を堆積し、必要部分にコンタクトホ
ール33を形成し、これらコンタクトホールにA1配線34を
形成してEPROMを製造した（第４図，第５図，第６図参
照）。
成予定領域に熱酸化法を用いて選択的に素子分離領域22
を常法により形成した。次いで、第１のゲート絶縁膜23
を例えば熱酸化法により形成した。続いて、全面に例え
ば厚さ2000Åの第１の多結晶シリコン層（非単結晶シリ
コン層）24を堆積した後、これにリン等の不純物をイオ
ン注入あるいは、POCl3を拡散源とした熱拡散等の方法
でドープした。次いで、前記多結晶シリコン層24上に厚
さ100Å程度のシリコン酸化膜25を形成し、その上に厚
さ150Å程度のシリコン窒化膜26をLPCVD法、あるいはプ
ラズマCVD法等で堆積した。その後、ソース・ドレイン
領域27の形成予定領域上の一部に対応する多結晶シリコ
ン24/シリコン窒化膜25/シリコン窒化膜26の積層膜201
をフォトリソグラフィとRIE（Reactive Ion Etching）
により選択的に除去した（第１図，第５図，第６図参
照）。続いて、多結晶シリコン／シリコン酸化膜／シリ
コン窒化膜の積層膜のパタン201をマスクに素子分離領
域22の一部を選択的に除去し半導体基板表面を露出させ
た。つづいて、低温ウェット酸化法を用い、積層膜パタ
ン201の側壁の多結晶シリコン部にのみ厚い酸化膜28が
形成されるよう酸化を行ない、引きつづきエッチングを
行ない、半導体基板表面部のみ再度露出するよう基板上
酸化膜を除去した。この露出された半導体基板表面に常
法を用いて、自己整合的にシリサイド層例えば、チタン
・シリサイド層29を形成した。続いてソース、・ドレイ
ン層27の形成の為の不純物イオン注入を行った。その
後、熱酸化法により、チタン・シリサイド層29上に選択
的に厚さ1500Å以上の熱酸化膜30を形成した。この時、
多結晶シリコン24/シリコン酸化膜25/シリコン窒化膜26
の積層膜のパタン上はシリコン窒化膜26が存在する為、
殆ど酸化されず、側壁部分にのみ多結晶シリコン酸化膜
が形成される事になる。又、この熱酸化工程により、ソ
ース・ドレイン層27の不純物イオンが同時に活性化され
る事になる（第２図，第５図，第６図参照）。続いて、
全面に第２の多結晶シリコン層を堆積した後、これをパ
ターニングして制御ゲート電極31を形成した。次いで、
制御ゲート電極31をマスクとして下層の多結晶シリコン
24/シリコン酸化膜25/シリコン窒化膜26の積層膜201を
パターニングし、浮遊ゲート電極32を形成する（第３
図，第５図，第６図参照）。この場合、浮遊ゲート電極
32の長手方向の端部が素子分離領域22上の一部にまで延
在しているため、その分、制御ゲート電極31,浮遊ゲー
ト電極32間の容量の増大が可能になる。この後、常法に
従い、層間絶縁膜35を堆積し、必要部分にコンタクトホ
ール33を形成し、これらコンタクトホールにA1配線34を
形成してEPROMを製造した（第４図，第５図，第６図参
照）。
しかして、上記製法によれば、浮遊ゲート電極として
形成された多結晶シリコン24/シリコン酸化膜25/シリコ
ン窒化膜26の積層膜201のパタンをマスクとして素子分
離領域22の一部を選択的に除去し半導体基板21の表面を
露出させ、その部分に自己整合的に低抵抗シリサイド29
のソース・ドレイン層27を形成した。この為、従来必要
であった１セル当り1/2ケのコンタクト孔が不要とな
り、単位セルの大きさは浮遊ゲート電極間の最小間隔と
浮遊ゲート電極の最小面積に因って決まる限界セル面積
まで微細化することが可能となる。これにより従来型セ
ルを用いた場合の面積に比べ略65％の面積が達成され
る。さらに、この構造によって半導体メモリを製造すれ
ば、原理的には、メモリセル内にはほとんどコンタクト
孔が存在しないためと厚い酸化膜30による表面平坦化の
ため、コンタクト孔の加工に関する配線段切れ等の不良
は発生せず、大幅は歩留り向上が可能となる。また酸化
膜30が存在することにより制御ゲート電極31と浮遊ゲー
ト電極32が遠くなるため、これらゲート電極間の耐圧向
上がなされるものである。
形成された多結晶シリコン24/シリコン酸化膜25/シリコ
ン窒化膜26の積層膜201のパタンをマスクとして素子分
離領域22の一部を選択的に除去し半導体基板21の表面を
露出させ、その部分に自己整合的に低抵抗シリサイド29
のソース・ドレイン層27を形成した。この為、従来必要
であった１セル当り1/2ケのコンタクト孔が不要とな
り、単位セルの大きさは浮遊ゲート電極間の最小間隔と
浮遊ゲート電極の最小面積に因って決まる限界セル面積
まで微細化することが可能となる。これにより従来型セ
ルを用いた場合の面積に比べ略65％の面積が達成され
る。さらに、この構造によって半導体メモリを製造すれ
ば、原理的には、メモリセル内にはほとんどコンタクト
孔が存在しないためと厚い酸化膜30による表面平坦化の
ため、コンタクト孔の加工に関する配線段切れ等の不良
は発生せず、大幅は歩留り向上が可能となる。また酸化
膜30が存在することにより制御ゲート電極31と浮遊ゲー
ト電極32が遠くなるため、これらゲート電極間の耐圧向
上がなされるものである。
なお、本発明は上記実施例のみに限られず種々の応用
が可能である。例えば上記実施例ではEPROMに適用した
場合について述べたが、これに限らず、２層以上のゲー
ト電極を有する半導体装置の製造にも適用できる。また
上記実施例では浮遊ゲート電極と制御ゲート電極間にシ
リコン窒化膜パタン、及び第２のシリコン酸化膜の２層
構造の絶縁膜を形成する場合について述べたが、これに
限らず、シリコン窒化膜とシリコン酸化膜の積層構造を
２回以上繰返した絶縁膜の場合でもよい。又、上記実施
例では、耐酸化性膜パタンとしてシリコン窒化膜を、か
つ非単結晶層として多結晶シリコン層を夫々用いたが、
これに限定されない。また本発明において第２の非単結
晶シリコン層は、多結晶シリコン層またはシリサイド
層、または多結晶シリコン層と高融点金属とのポリサイ
ド層でもよい。また本発明においてソース及びドレイン
配線シリサイド層上に形成された熱酸化膜30は1500Å以
上あれば、絶縁性，平坦性共に良くなる。また本発明に
おいては、制御ゲート電極配線層の１つのワード線に連
なる総線長は、１つのワード線に属する浮遊ゲート電極
の短辺方向長の総和長の２〜2.5倍であれば、面積効率
が特によくなる。
が可能である。例えば上記実施例ではEPROMに適用した
場合について述べたが、これに限らず、２層以上のゲー
ト電極を有する半導体装置の製造にも適用できる。また
上記実施例では浮遊ゲート電極と制御ゲート電極間にシ
リコン窒化膜パタン、及び第２のシリコン酸化膜の２層
構造の絶縁膜を形成する場合について述べたが、これに
限らず、シリコン窒化膜とシリコン酸化膜の積層構造を
２回以上繰返した絶縁膜の場合でもよい。又、上記実施
例では、耐酸化性膜パタンとしてシリコン窒化膜を、か
つ非単結晶層として多結晶シリコン層を夫々用いたが、
これに限定されない。また本発明において第２の非単結
晶シリコン層は、多結晶シリコン層またはシリサイド
層、または多結晶シリコン層と高融点金属とのポリサイ
ド層でもよい。また本発明においてソース及びドレイン
配線シリサイド層上に形成された熱酸化膜30は1500Å以
上あれば、絶縁性，平坦性共に良くなる。また本発明に
おいては、制御ゲート電極配線層の１つのワード線に連
なる総線長は、１つのワード線に属する浮遊ゲート電極
の短辺方向長の総和長の２〜2.5倍であれば、面積効率
が特によくなる。
［発明の効果］ 以上詳述した如く本発明によれば、不揮発性半導体装
置のソース及びドレイン配線層が浮遊ゲート電極の長辺
方向に平行に形成されており、浮遊ゲート電極の短辺方
向に平行に制御ゲート電極が形成され、上記ソース及び
ドレイン配線層と制御ゲート電極層の配線方向が垂直に
交差して配置されており、又、浮遊ゲート電極の長辺方
向幅と制御ゲート電極幅が相等しく設定している為、制
御ゲート電極配線長が短く形成できて、その抵抗を大幅
に減少し素子の高速化を可能とし、さらに、ユニット・
セルのサイズが素子分離能力とゲート−ゲート間隔で決
まる最小面積となるべく、コンタクト孔を省略できる様
に、低抵抗シリサイド層を用いたソース・ドレイン配線
構造をとることにより、大容量化を実現するセルの大幅
な微細化を可能とする等の利点を有した半導体装置を提
供できる。
置のソース及びドレイン配線層が浮遊ゲート電極の長辺
方向に平行に形成されており、浮遊ゲート電極の短辺方
向に平行に制御ゲート電極が形成され、上記ソース及び
ドレイン配線層と制御ゲート電極層の配線方向が垂直に
交差して配置されており、又、浮遊ゲート電極の長辺方
向幅と制御ゲート電極幅が相等しく設定している為、制
御ゲート電極配線長が短く形成できて、その抵抗を大幅
に減少し素子の高速化を可能とし、さらに、ユニット・
セルのサイズが素子分離能力とゲート−ゲート間隔で決
まる最小面積となるべく、コンタクト孔を省略できる様
に、低抵抗シリサイド層を用いたソース・ドレイン配線
構造をとることにより、大容量化を実現するセルの大幅
な微細化を可能とする等の利点を有した半導体装置を提
供できる。
第１図〜第４図は本発明の一実施例に係るEPROMの構造
を得る過程を示すパターン平面図、第５図は第４図のＹ
−Ｙ方向に沿う断面図、第６図は第４図のＸ−Ｘ線に沿
う断面図、第７図は従来のEPROMを示すパターン平面図
である。 21……Ｐ型シリコン基板、22……素子分離領域、23……
ゲート絶縁膜、24……第一の多結晶シリコン層、25……
シリコン酸化膜、26……シリコン窒化膜、27……ソース
・ドレイン領域、28……半導体基板表面、29……チタン
・シリサイド層、30……熱酸化膜、32……浮遊ゲート電
極、31……制御ゲート電極、33……コンタクト孔、34…
…A1配線、201……多結晶シリコン／シリコン酸化膜／
シリコン窒化膜積層パターン。
を得る過程を示すパターン平面図、第５図は第４図のＹ
−Ｙ方向に沿う断面図、第６図は第４図のＸ−Ｘ線に沿
う断面図、第７図は従来のEPROMを示すパターン平面図
である。 21……Ｐ型シリコン基板、22……素子分離領域、23……
ゲート絶縁膜、24……第一の多結晶シリコン層、25……
シリコン酸化膜、26……シリコン窒化膜、27……ソース
・ドレイン領域、28……半導体基板表面、29……チタン
・シリサイド層、30……熱酸化膜、32……浮遊ゲート電
極、31……制御ゲート電極、33……コンタクト孔、34…
…A1配線、201……多結晶シリコン／シリコン酸化膜／
シリコン窒化膜積層パターン。
Claims (6)
- 【請求項１】半導体基板の表面に選択的に素子分離領域
を形成する工程と、 上記素子分離領域により隔離される素子領域にゲート絶
縁膜を形成する工程と、 全面に第１の非単結晶シリコン層を形成する工程と、 上記非単結晶シリコン層上に第１の絶縁膜と耐酸化性を
有する第２の絶縁膜との積層膜を形成する工程と、 選択パターニングにより上記積層膜を選択的にパターニ
ングし、これをマスクに素子分離領域を除去し、半導体
基板表面を露出させる工程と、 上記露出された半導体基板表面に、自己整合的に、ビッ
ト線となるシリサイド層を形成する工程およびソース、
ドレイン形成のための不純物注入を行う工程と、 全面を熱酸化しシリサイド層上にのみ選択的に充分厚い
酸化膜を形成する工程と、 全面に制御ゲート電極用の第２の非単結晶シリコン層を
形成する工程と、 選択的パターニングにより上記第２の非単結晶シリコン
層を選択的にパターニングして制御ゲート電極を形成
し、該制御ゲート電極をマスクに上記第１の絶縁膜と耐
酸化性を有する第２の絶縁膜との積層膜と第１の非単結
晶シリコン層を選択的に除去して、残存する第１の非単
結晶シリコン層により浮遊ゲート電極を形成する工程と を具備する事を特徴とする半導体装置の製造方法。 - 【請求項２】上記第２の絶縁膜がシリコン窒化膜である
事を特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - 【請求項３】上記第１の非単結晶シリコン層が多結晶シ
リコン層である事を特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 - 【請求項４】上記第１の絶縁膜が多結晶シリコン層の酸
化膜である事を特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 - 【請求項５】上記熱酸化膜が1500オングストローム以上
の膜厚で形成される事を特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 - 【請求項６】上記第２の非単結晶シリコン層が多結晶シ
リコン層又はシリサイド層、あるいは多結晶シリコン層
と高融点金属とのポリサイド層である事を特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62311276A JP2573263B2 (ja) | 1987-12-09 | 1987-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62311276A JP2573263B2 (ja) | 1987-12-09 | 1987-12-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01152673A JPH01152673A (ja) | 1989-06-15 |
| JP2573263B2 true JP2573263B2 (ja) | 1997-01-22 |
Family
ID=18015185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62311276A Expired - Fee Related JP2573263B2 (ja) | 1987-12-09 | 1987-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573263B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2655194B1 (fr) * | 1989-11-28 | 1992-04-10 | Sgs Thomson Microelectronics | Procede de fabrication de circuits integres constituant des memoires eprom. |
| US5346842A (en) * | 1992-02-04 | 1994-09-13 | National Semiconductor Corporation | Method of making alternate metal/source virtual ground flash EPROM cell array |
| JPWO2006035503A1 (ja) | 2004-09-29 | 2008-05-15 | スパンション エルエルシー | 半導体装置および半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4151021A (en) * | 1977-01-26 | 1979-04-24 | Texas Instruments Incorporated | Method of making a high density floating gate electrically programmable ROM |
| JPS53124065A (en) * | 1977-04-05 | 1978-10-30 | Nec Corp | Manufacture of semiconductor device |
| US4729115A (en) * | 1984-09-27 | 1988-03-01 | International Business Machines Corporation | Non-volatile dynamic random access memory cell |
| US4597060A (en) * | 1985-05-01 | 1986-06-24 | Texas Instruments Incorporated | EPROM array and method for fabricating |
-
1987
- 1987-12-09 JP JP62311276A patent/JP2573263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01152673A (ja) | 1989-06-15 |
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|---|---|---|---|
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