JP3481134B2

JP3481134B2 - 不揮発性半導体記憶装置とその製造方法

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Publication number: JP3481134B2
Application number: JP14331198A
Authority: JP
Inventors: 清山口
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1998-05-25
Filing date: 1998-05-25
Publication date: 2003-12-22
Anticipated expiration: 2018-05-25
Also published as: JPH11340344A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフラッシュメモリな
どの不揮発性半導体記憶装置とその製造方法に関する。
本発明は、特にメモリの高密度化が必要さされる分野
や、高速かつ大容量の情報記録を必要とされる分野に適
用するのに適する。

【０００２】

【従来の技術】フラッシュメモリの高集積化の手段とし
て、シリコン基板表面を凸形状に加工し、その側面にチ
ャネル領域を形成する、いわゆる三次元構造デバイスが
検討されている。図１は Pein らによって提案されたフ
ラッシュメモリの概略図である（IEEE ELECTRON DEVICE
LETTERS, VOL.14, NO.8, 1993, PP.415-417参照）。シ
リコン基板上に形成した柱状の凸形状（ピラー）１１の
側面を覆うように浮遊ゲート１２が形成されており、さ
らにその外側を覆うように、ワードライン１４が形成さ
れている。

【０００３】そこでは、ピラー１１の形成にドライエッ
チングを用いている。この構造では、メモリトランジス
タのチャネル長は、そのエッチング深さにより決定され
る。しかし、その場合、同一組成中でエッチングを停止
しなければならないため、エッチング深さの制御が極め
て困難である。つまり、トランジスタにおけるもっとも
重要なパラメータの１つであるチャネル長の制御性が悪
いということを意味する。

【０００４】また、この構造ではメモリトランジスタの
ドレインとメタルビットラインとの接続にコンタクトホ
ールを用いている。つまり、１つのシリコンピラーあた
り１つのコンタクトホールを設けていることになる。こ
の場合、シリコンピラーの寸法は、コンタクトホールと
さらにその周りのマスク合わせ余裕を考慮した大きさよ
り小さくできず、このことが微細化にとって障害となっ
ている。

【０００５】一般に、シリコンの最小加工寸法に比べ
て、金属配線の最小加工寸法は大きい。また、この差
は、エレクトロマイグレーション等の問題により、微細
化の世代が進むにつれて大きくなる傾向にある。第１図
では、メモリの配置間隔とメタルビット線の配置間隔は
同一である必要がある。このため、この素子ではメタル
の最小加工寸法によって、メモリ面積が律速されること
になる。

【０００６】以上のような問題のうち、チャネル長の制
御性の問題に関しては、エピタキシャル成長法を用いる
ことにより解決が図られている（特開平８−２５０６１
２号公報参照）。そこでは、シリコン基板上にあらかじ
めダミーとなるＳｉＯ₂パターンを形成しておき、その
後ＳｉＯ₂パターンの開口している部分に、エピタキシ
ャル成長を選択的に行うことによって、シリコンピラー
を形成している。エピタキシャル成長法を用いると、そ
の膜厚は精密に制御できる。このため、エッチングで作
製する場合に比べて、シリコンピラーの高さ、つまりチ
ャネル長の制御性が向上する。しかし、この方法ではダ
ミーパターンの形成及び除去という工程が新たに追加さ
れることになり、工程数の増加を招く。

【０００７】また、コンタクトホールにより微細化が妨
げられる問題に関しては、アレイ構成を工夫することに
より解決する方法が提案されている（特開平９−１９９
６９５号公報参照）。これは１つのシリコンピラーに２
つのメモリトランジスタを形成する同一発明者による先
願の発明（特開平６−１３６２７号公報参照）の改良で
あるが、アレイ構成をＮＡＮＤ型とすることで、シリコ
ンピラー上に形成されていたコンタクトホールをなくし
ている。しかし、この方法ではＮＡＮＤ接続に共通の問
題である、ランダムアクセス速度の低下という問題が新
たに生じる。また更に、この方法を用いても、メタルビ
ット線によって素子間隔が律速されてしまうという問題
を回避できない。

【０００８】また、先に示したエピタキシャル成長法を
用いる特開平８−２５０６１２号の発明でも、コンタク
トホールの問題の解決法について述べられている。そこ
では、層間絶縁膜のエッチバックによる自己整合的な手
段によってシリコンピラー上面のみを露出させ、メタル
ビットラインをコンタクトさせる方法が紹介されてい
る。その方法を用いると、シリコンピラーの寸法は、コ
ンタクトホールを用いる場合に比べ、明らかに微細化で
きる。しかし、メモリ内の層間膜工程を周辺トランジス
タと分ける必要があり、周辺トランジスタまで含めて考
えると、工程数の増加となる。

【０００９】ランダムアクセス速度の大幅な低下なし
に、メモリアレイ内のコンタクトホールをなくす方法と
しては、埋め込みビットラインを用いたコンタクトレス
ＮＯＲ型が一般的である。しかし、三次元構造を持つフ
ラッシュメモリにおいて、埋め込みビットライン構成を
持つデバイスはまだ知られていない。

【００１０】また、これまでの三次元構造を持つフラッ
シュメモリの発明では、メモリ部分の構造にのみ着目し
たものが多く、メモリアレイ構成や、ブロック選択トラ
ンジスタの構造、また、それらのレイアウトなど、これ
ら実際に記憶回路として実現する場合の各要素について
記述しているのは、前述の特開平９−１９９６９５号の
ＮＡＮＤ型のものはあるものの、コンタクトレスＮＯＲ
型ではこれまで知られていない。

【００１１】

【発明が解決しようとする課題】本発明は、いわゆる三
次元構造を有するフラッシュメモリなどの不揮発性半導
体記憶装置において、ランダムアクセス速度の大幅な向
上や、煩雑な工程の増加なしに、微細化を可能とするデ
バイス構造とその製造方法を提供することを目的とする
ものである。

【００１２】

【課題を解決するための手段】本発明は、半導体基板上
に形成され，かつ複数個の記憶素子がマトリクス状に配
置された不揮発性半導体記憶装置である。そして、各記
憶素子は半導体基板の主平面に対して垂直な方向にチャ
ネルが形成されている構造を有し、かつ記憶素子アレイ
が形成されている領域全面に、記憶素子のソースとなる
共有拡散層が形成されていることを特徴とするものであ
る。本発明では、メモリアレイ領域の全面にソースが形
成されているため、ソース抵抗が大幅に低減でき、高速
化や消去後の閾値ばらつきの低減にも有効である。

【００１３】また、メモリアレイ領域の全面にソースが
形成されていることから、エッチング工程の前の工程で
ソース及びドレインを形成でき、エッチング工程以外の
工程によって、チャネル長を決定できる。チャネル長の
決定はイオン注入法を用いて、又はエピタキシャル成長
法を用いて行なうことができる。

【００１４】参考例としてのイオン注入法を用いてチ
ャネル長を決定する方法では、イオン注入法を用いて半
導体基板内にソースとなる共有拡散層を形成し、その上
にその半導体基板の層を介してドレインとなる拡散層を
イオン注入法を用いて形成した後、エッチングによって
ドレイン用拡散層を通ってソース用共有拡散層に至る深
さの溝を形成することにより、半導体基板の主平面に対
して垂直な方向のチャネル領域を形成する。この方法に
よれば、イオン注入深さによってメモリトランジスタの
チャネル長が決定されるため、チャネル長のばらつきが
低減できる。

【００１５】本発明としてのエピタキシャル成長法を
用いてチャネル長を決定する方法では、ソースとなる共
有拡散層、その上に半導体基板層、さらにその上にドレ
インとなる拡散層をエピタキシャル成長法を用いて形成
した後、エッチングによってドレイン用拡散層を通って
ソース用共有拡散層に至る深さの溝を形成することによ
り、半導体基板の主平面に対して垂直な方向のチャネル
領域を形成する。この方法によれば、エピタキシャル成
長層の膜厚によってチャネル長が決定されるため、チャ
ネル長のばらつきが低減できる。また、前述の従来提案
されたエピタキシャル成長法ではエピタキシャル成長前
にダミーパターンの形成工程が必要であるが、本発明の
この方法ではそのようなダミーパターンの形成工程は必
要ではない。

【００１６】本発明は書込み、さらには書込みも消去
も可能なフラッシュメモリのようなメモリのみならず、
読出し専用のＭＯＳメモリにも適用することができる。
フラッシュメモリのようなメモリに適用した場合は、各
記憶素子では、第１導電型を有する半導体基板の主平面
上で、メモリアレイを形成する領域全面に、ソースとな
る第２導電型を有する第１半導体層が形成されており、
第１半導体層上に第１導電型を有する凸型で帯状の第２
半導体層が形成されており、第２半導体層上で、かつ、
帯の長手方向に平行な２つの側面側にそれぞれ寄せられ
た位置に形成され、第２導電型を有するドレインとなる
２つの帯状の第３、第４の半導体層が配置されており、
第２半導体層の長手方向に平行な側面上には、浮遊ゲー
トが絶縁層を介して配置されており、さらに上記構造の
上部には、第２半導体層の帯の長手方向と直交する方向
の帯状の制御ゲートが絶縁層を介して配置されている。

【００１７】この場合、例えば三次元構造をもつフラッ
シュメモリで、コンタクトレスＮＯＲ型のアレイ構成が
実現でき、このことによってメモリの更なる高集積化が
可能となる。また、ソース抵抗が大幅に低減でき、高速
化や消去後の閾値ばらつきの低減にも有効である。

【００１８】読出し専用のＭＯＳメモリに適用した場合
は、フラッシュメモリのようなメモリに適用した上記の
構造から浮遊ゲートとそれを他の部分から分離する絶縁
膜を除いた構造となる。このように、読み出し専用ＭＯ
Ｓメモリに適用した場合には、アクセス速度の大幅な低
下なく、集積度を改善できる。

【００１９】メモリ領域だけでなく周辺回路までも考慮
すると、メモリ素子のドレインとなる拡散層と周辺回路
への接続用メタルビットラインとの間が、ブロック選択
トランジスタを介して接続されているのが好ましく、そ
の際ブロック選択トランジスタは凸型の第２半導体層の
上面部分に形成するのが好ましい。この構成により、メ
モリアレイに対して無理なくブロック選択トランジスタ
を形成できる。

【００２０】また、同一の凸型の第２半導体層上に２列
のドレイン用拡散層を形成し、それぞれを別のブロック
選択トランジスタを介して同一のメタルビット線に接続
するのが好ましい。この構成によれば、メモリアレイ２
列に対してメタルビットラインは１本で構成でき、メタ
ルビットラインの最小加工寸法で律速されていたメモリ
ピッチの制限がなくなり、メモリの微細化が可能とな
る。

【００２１】さらに、隣り合ったブロック選択トランジ
スタ間に、ブロック選択トランジスタのチャネル領域の
キャリア濃度よりも高いキャリア濃度を有する分離領域
が形成されているのが好ましい。それにより、ブロック
選択トランジスタ間の分離領域を簡便な方法で形成でき
る。

【００２２】ブロック選択トランジスタのソース及びド
レイン形成をメモリのドレイン用拡散層の形成と同一の
工程で行うことができる。これによれば、メモリのドレ
イン拡散層とブロック選択トランジスタのソース／ドレ
インを同一工程で作成するため、レイアウト的な無駄が
なくなり、微細化につながる。

【００２３】ブロック選択トランジスタのソース及びド
レイン形成をメモリのドレイン用拡散層の形成とは別の
工程で行うこともできる。この場合には、レイアウト的
には不利であるが、ブロック選択トランジスタの構造を
最適化でき、アクセス速度の向上など電気的諸特性を改
善できる。

【００２４】

【発明の実施の形態】以下に本発明の実施例を図を用い
て説明する。図２は、本発明を適用したフラッシュメモ
リの一実施例のメモリアレイ部分の概略を示したもので
ある。ｐ型シリコン基板２１上には全面にソースとなる
ｎ型拡散層２２が形成されている。その上層には凸形状
で、かつ帯状のｐ型シリコン層２３が形成されている。
更にその上層には、ドレインとなる２つの帯状のｎ型の
拡散層２４，２５がｐ型シリコン層２３の帯の長手方向
に平行な２つの側面側にそれぞれ寄せられた位置に形成
されている。ｐ型シリコン層２３の両側面には浮遊ゲー
ト２６が酸化膜を介して配置されている。そして、これ
らの構造の上層には、酸化膜を介して帯状の制御ゲート
２７がｐ型シリコン層２３の長手方向に直交する方向に
配置されている。チャネルはｎ型拡散層２４，２５とｎ
型拡散層２２の間のｐ型シリコン層２３において、基板
２１の主平面に対して垂直な方向に形成される。

【００２５】本発明においては、同一ビットライン上の
メモリが拡散層で接続されている、いわゆる埋め込みビ
ットライン構成となっており、アレイ内にコンタクトホ
ールを用いていない。

【００２６】また、本発明においては、ソース拡散層が
メモリエリアの全面に形成されている。従来法ではソー
ス拡散層は凹部底部にのみ形成されていたため、高抵抗
になり易く、このことがアクセス速度と高集積化の両立
を図る上で障害となっていた。また、フラッシュメモリ
では、ソースでの一括消去を行うため、高いソース抵抗
は、消去後の閾値ばらつきの原因にもなる。本発明で
は、従来に比べソース抵抗を大幅に低減でき、高速化や
消去後の閾値ばらつきの低減に有利である。

【００２７】図３に一実施例のメモリアレイを示す。メ
モリのドレインと周辺回路への接続用メタルビットライ
ンとの間が、ブロック選択トランジスタを介して接続さ
れている。そのブロック選択トランジスタは、図２では
図示されていないが、凸形状で帯状のｐ型シリコン層２
３の上面部分に形成されている。

【００２８】図３において、メモリトランジスタ７０の
ソースは、全メモリで共通になっている。また、ドレイ
ンは埋め込み拡散層７１によってブロック選択トランジ
スタ７２のソースに接続され、さらにそのブロック選択
トランジスタ７２を介してメタルビット線７３に接続さ
れている。また、ドレイン拡散層７１に隣接するドレイ
ン拡散層７４は、他のブロック選択トランジスタ７５を
介して、先と同一のメタルビット線７３に接続されてい
る。これらの互いに隣接するドレイン拡散層７１と７４
は、図２の凸形状で帯状のｐ型シリコン層２３上で互い
に隣接するドレイン拡散層２４と２５に該当している。
このように、１つのｐ型シリコン層２３を共通にする２
列のメモリブロックに対してメタルビット線は１本の構
成となっており、メモリのピッチに対してメタルビット
線の間隔を２倍にできる。このため、従来メタルビット
線の最小加工寸法で律速されていたメモリピッチの制限
がなくなり、メモリの微細化が可能となる。

【００２９】次に一実施例のメモリ装置を、イオン注入
法を用いてチャネル長を決定する製造方法とともに、図
４から図６を参照して説明する。図４（ａ）から（ｆ）
にメモリ部分の断面図を、図５（ａ）から（ｆ）にブロ
ック選択トランジスタまで含めたデバイスの上面図を示
す。ここで図４は図５（ａ）におけるＸ−Ｘ’線位置で
の断面を表わしている。

【００３０】（ａ）ｐ型のシリコン基板３０内にメモリ
のソースとなるｎ型拡散層３１をイオン注入法を用いて
形成し、その上層にメモリのチャネル領域となる基板の
ｐ型層３３を介してドレインとなるｎ型拡散層３２，３
４をイオン注入法を用いて形成する（図４（ａ）、図５
（ａ））。このとき、ブロック選択トランジスタのソー
ス／ドレインとなる領域（図５（ａ）の上下の斜線部）
にも同時にイオン注入を行なう。後に帯状に加工される
ｐ型層３３上で隣接するドレイン線間の分離領域（図５
（ａ）の中央部のクランク形状の白抜きの領域）と、ブ
ロック選択トランジスタのチャネル領域（図５（ａ）の
上下の横棒の白抜きの領域）には上層のイオン注入は施
さない。ドレイン間の分離領域、拡散層３２のドレイン
によりつながる一連のメモリが、後に図５では下側に形
成されるブロック選択トランジスタに接続され、拡散層
３４のドレインによりつながる一連のメモリが、図５で
は上側に形成されるブロック選択トランジスタに接続さ
れるようにパターン化されている。

【００３１】（ｂ）次に、全面を酸化し、増速酸化を利
用して拡散層３２，３４上に酸化膜３５を形成する。そ
の後、この酸化膜３５と通常のフォトリソグラフィー法
を利用し、後に帯状に加工されるｐ型層３３上で隣接す
るドレイン間の分離領域にｐ型の不純物Ｂ（ボロン）を
イオン注入法を用いて注入する。３６が形成された分離
領域である（図４（ｂ）、図５（ｂ））。

【００３２】（ｃ）次に、全面にシリコン酸化膜３７を
成膜した後に、分離領域３６を挟んで隣接する拡散層３
２，３４が残るように、拡散層３２，３４を通って拡散
層３１に達するまでエッチングを行い、凸型で帯状の構
造を形成する。さらに、ブロック選択トランジスタ間の
分離領域４４にｐ型不純物であるＢを注入する（図４
（ｃ）、図５（ｃ））。

【００３３】（ｄ）次に、ゲート酸化を行なってゲート
酸化膜３９を形成し、次いで全面にｐ型ポリシリコンを
成膜し、さらにエッチバックを行なってチャネル層３３
の側面に、浮遊ゲート３８を形成する。このゲート酸化
工程で増速酸化によって拡散層３１の露出している部分
には、ゲート酸化膜３９よりも厚い増速酸化膜４０が形
成される。さらに全面にポリシリコン間絶縁膜となるシ
リコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層
膜を成膜する。さらにブロック選択トランジスタのチャ
ネルとなる部分４６のポリシリコン間絶縁膜ならびに浮
遊ゲートを除去する（図４（ｄ）、図５（ｄ））。

【００３４】（ｅ）次に、ゲート酸化を行い、さらにそ
の上にｐ型のポリシリコンを成膜する。そして、ポリシ
リコン／ポリシリコン間絶縁膜／浮遊ゲートを連続的
に、ドレイン線と垂直な方向に帯状にエッチングし、ワ
ードラインとなる制御ゲート４１ならびにブロック選択
トランジスタのゲート４５を形成する（図４（ｅ）、図
５（ｅ））。ブロック選択トランジスタは、図５（ｅ）
のＹ−Ｙ’線位置での断面図を示す図６のように形成さ
れる。

【００３５】（ｆ）次に、層間絶縁膜４２を形成し、選
択トランジスタのドレイン領域にコンタクトホール４６
を形成する。さらに同一凸部上のコンタクトホール同士
を接続するようにアルミによるメタルビット線４３を形
成する。本実施例では、フラッシュメモリのチャネル長
はイオン注入深さにより決定される。イオン注入深さ
は、エッチング深さと比較して制御制がよく、このた
め、本実施例により製造されるメモリは、従来のものに
比べてチャネル長の制御性がよい。

【００３６】次に他の実施例のメモリ装置を、エピタキ
シャル法を用いてチャネル長を決定する製造方法ととも
に、図７から図９を参照して説明する。図７（ａ）から
（ｆ）にメモリ部分の断面図を、図８（ａ）から（ｆ）
にブロック選択トランジスタまで含めたデバイスの上面
図を示す。ここで、図７は図８（ａ）におけるＸ−Ｘ’
線位置での断面図である。

【００３７】（ａ）ｐ型のシリコン基板５０上に、ソー
スとなるｎ型層５１、チャネル領域となるｐ型層５２、
ドレインとなるｎ型層５３をエピタキシャル成長法用い
て形成する。更にその上層にはシリコン酸化膜層５４を
形成する（図７（ａ）、図８（ａ））。

【００３８】（ｂ）次に、通常のフォトリソグラフィー
法及び異方性エッチング技術を用いて、シリコン酸化膜
層５４とｎ型層５３を一部除去して、ブロック選択トラ
ンジスタのチャネル領域（図８（ａ）の上下の横棒の白
抜きの領域）と、後に帯状に加工されるｐ型層５２上で
隣接するドレイン線間の分離領域（図８（ａ）の中央部
のクランク形状の領域）を形成する。ドレイン線間の分
離領域により、ｎ型層５３ａによるドレインによりつな
がる一連のメモリが、後に図８では下側に形成されるブ
ロック選択トランジスタに接続され、ｎ型層５３ｂによ
るドレインによりつながる一連のメモリが、図８では上
側に形成されるブロック選択トランジスタに接続される
ようにパターン化されている。更に。ドレイン線間の分
離領域にｐ型不純物であるＢの注入を行う（図７
（ｂ）、図８（ｂ））。５５はＢ注入により形成された
分離領域である。

【００３９】（ｃ）次に、シリコン酸化膜層５４を除去
し、再度全面にシリコン酸化膜層５６を形成する。その
後、分離領域５５を挟んで隣接するｎ型層５３ａ，５３
ｂが残るように、ｎ型層５３ａ，５３ｂを通ってｎ型層
５１に達するまでエッチングを行い、凸型で帯状の構造
を形成する。さらに、ブロック選択トランジスタ間の分
離領域６３にｐ型不純物であるＢを注入する（図７
（ｃ）、図８（ｃ））。

【００４０】（ｄ）次に、ゲート酸化を行ってゲート酸
化膜５８を形成し、次いで全面にｐ型ポリシリコンを成
膜し、さらにエッチバックを行ってチャネル層５２の側
面に浮遊ゲート５７を形成する。このゲート酸化工程で
増速酸化によって拡散層５１の露出している部分には、
ゲート酸化膜５８よりも厚い増速酸化膜５９が形成され
る。さらに、全面にポリシリコン間絶縁膜となるシリコ
ン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を
成膜する。さらに、ブロック選択トランジスタのチャネ
ルとなる部分６５のポリシリコン間絶縁膜ならびに浮遊
ゲートを除去する（図７（ｄ）、図８（ｄ））。

【００４１】（ｅ）次に、ゲート酸化を行い、さらにｐ
型のポリシリコンを成膜する。そして、ポリシリコン／
ポリシリコン間絶縁膜／浮遊ゲートを連続的に、ドレイ
ン線と垂直な方向に帯状にエッチングし、ワードライン
となる制御ゲート６０と、ブロック選択トランジスタの
ゲート６４を形成する。更に、ブロック選択トランジス
タのソース／ドレイン領域６５にｎ型不純物を注入し、
選択トランジスタのソース／ドレインを形成する（図７
（ｅ）、図８（ｅ））。ブロック選択トランジスタは、
図８（ｅ）のＹ−Ｙ’線位置での断面図を示す図９のよ
うに形成される。図９で、６９は形成された選択トラン
ジスタのソース／ドレインである。

【００４２】（ｆ）次に、層間絶縁膜６１を形成し、さ
らに選択トランジスタのドレイン領域にコンタクトホー
ル６６を形成する。さらに、同一凸部上のコンタクトホ
ール同士を接続するようにアルミによるメタルビット線
６２を形成する（図７（ｆ）、図８（ｆ））。本実施例
では、メモリトランジスタのチャネル長はエピタキシャ
ル成長層の膜厚によって、決定される。エピタキシャル
成長層の膜厚は、精密な制御が可能であり、これによっ
て、チャネル長の制御性が向上する。更に、従来エピタ
キシャル成長を用いる方法では、ダミーパターンを用い
ていたが、本実施例ではそのダミーパターンを形成する
工程は不要であり、従来に比べ工程の簡略化が可能であ
る。

【００４３】上記に示した実施例は、いずれもフラッシ
ュメモリのみではなく、読み出し専用メモリ（マスクＲ
ＯＭ）への応用が可能である。つまり上記に示した実施
例において、浮遊ゲート及びポリシリコン間絶縁膜の工
程を省くことによって、読み出し専用メモリが実現でき
る。

【００４４】

【発明の効果】本発明の不揮発性半導体記憶装置は、各
記憶素子が半導体基板の主平面に対して垂直な方向にチ
ャネルが形成されている構造を有し、かつ記憶素子アレ
イが形成されている領域全面に、記憶素子のソースとな
る共有拡散層が形成されているので、ソース抵抗が大幅
に低減でき、高速化や消去後の閾値ばらつきの低減にも
有効である。また、メモリアレイ領域の全面にソースが
形成されていることから、エッチング工程の前の工程で
ソース及びドレインを形成でき、エッチング工程以外の
工程によって、チャネル長を決定できる。本発明の製造
方法ではチャネル長の決定はエピタキシャル成長法を用
いて行なうので、チャネル長のばらつきが低減できる。
さらに、前述の従来提案されたエピタキシャル成長法で
はエピタキシャル成長前にダミーパターンの形成工程が
必要であるが、本発明のエピタキシャル成長法ではその
ようなダミーパターンの形成工程は必要ではなく、少な
い工程数で半導体記憶装置を製造することができる。

【図面の簡単な説明】

【図１】従来の三次元構造のフラッシュメモリを示す
概略斜視図である。

【図２】一実施例のフラッシュメモリのメモリアレイ
部分を示す概略斜視図である。

【図３】一実施例のメモリアレイをブロック選択トラ
ンジスタとともに示す回路図である。

【図４】（ａ）から（ｆ）は製造方法の一実施例をメ
モリ部分の断面図で示す工程図である。

【図５】（ａ）から（ｆ）は製造方法の同実施例をブ
ロック選択トランジスタまで含めたデバイスの上面図で
示す工程図である。

【図６】同実施例で形成されるブロック選択トランジ
スタを示す断面図であり、図５（ｅ）のＹ−Ｙ’線位置
での断面を表わしている。

【図７】（ａ）から（ｆ）は製造方法の他の実施例を
メモリ部分の断面図で示す工程図である。

【図８】（ａ）から（ｆ）は製造方法の同実施例をブ
ロック選択トランジスタまで含めたデバイスの上面図で
示す工程図である。

【図９】同実施例で形成されるブロック選択トランジ
スタを示す断面図であり、図８（ｅ）のＹ−Ｙ’線位置
での断面を表わしている。

【符号の説明】

２１，３０，５０ｐ型シリコン基板２２，３１，５１ソースとなるｎ型拡散層２３，３３，５２ｐ型シリコン層２４，２５，３２，３４，５３ドレインとなるｎ
型拡散層２６，３８，５７浮遊ゲート２７，４１，６０制御ゲート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に形成され、かつ複数個の
記憶素子がマトリクス状に配置された不揮発性半導体記
憶装置であって、各記憶素子では、第１導電型を有する
半導体基板の主平面上で、メモリアレイを形成する領域
全面に、ソースとなる第２導電型を有する第１半導体層
が形成されており、前記第１半導体層上に第１導電型を
有する凸型で帯状の第２半導体層が形成されており、前
記第２半導体層上で、かつ、帯の長手方向に平行な２つ
の側面側にそれぞれ寄せられた位置に形成され、第２導
電型を有するドレインとなる２つの帯状の第３、第４の
半導体層が配置されており、前記第２半導体層の長手方
向に平行な側面上には、浮遊ゲートが絶縁層を介して配
置されており、さらに上記構造の上部には、前記第２半
導体層の帯の長手方向と直交する方向の帯状の制御ゲー
トが絶縁層を介して配置されていることを特徴とする不
揮発性半導体記憶装置。
【請求項２】半導体基板上に形成され、かつ複数個の
記憶素子がマトリクス状に配置された不揮発性半導体記
憶装置であって、各記憶素子では、第１導電型を有する
半導体基板の主平面上で、メモリアレイを形成する領域
全面に、ソースとなる第２導電型を有する第１半導体層
が形成されており、前記第１半導体層上に第１導電型を
有する凸型で帯状の第２半導体層が形成されており、前
記第２半導体層上で、かつ、帯の長手方向に平行な２つ
の側面側にそれぞれ寄せられた位置に形成され、第２導
電型を有するドレインとなる２つの帯状の第３、第４の
半導体層が配置されており、さらに上記構造の上部に
は、前記第２半導体層の帯の長手方向と直交する方向の
帯状の制御ゲートが絶縁層を介して配置されていること
を特徴とする不揮発性半導体記憶装置。
【請求項３】ドレインとなる前記第３、第４の半導体
層と周辺回路への接続用メタルビットラインとの間が、
ブロック選択トランジスタを介して接続されており、か
つ前記ブロック選択トランジスタが前記凸型の第２半導
体層の上面部分に形成されている請求項１又は２に記載
の不揮発性半導体記憶装置。
【請求項４】同一の前記凸型の第２半導体層上に形成
された前記第３、第４の半導体層が、それぞれ別のブロ
ック選択トランジスタを介して同一のメタルビット線に
接続されている請求項３に記載の不揮発性半導体記憶装
置。
【請求項５】隣り合ったブロック選択トランジスタ間
に、ブロック選択トランジスタのチャネル領域のキャリ
ア濃度よりも高いキャリア濃度を有する分離領域が形成
されている請求項３又は４に記載の不揮発性半導体記憶
装置。
【請求項６】半導体基板上に形成され、かつ複数個の
記憶素子がマトリクス状に配置された不揮発性半導体記
憶装置であって、各記憶素子が半導体基板の主平面に対
して垂直な方向にチャネルが形成されている構造を有
し、かつ記憶素子アレイが形成されている領域全面に、
記憶素子のソースとなる共有拡散層が形成されている不
揮発性半導体記憶装置を製造する方法であって、ソース
となる前記共有拡散層、その上に半導体基板層、さらに
その上にドレインとなる拡散層をエピタキシャル成長法
を用いて形成した後、エッチングによってドレイン用拡
散層を通ってソース用共有拡散層に至る深さの溝を形成
することにより、半導体基板の主平面に対して垂直な方
向のチャネル領域を形成することを特徴とする不揮発性
半導体記憶装置の製造方法。
【請求項７】前記ドレイン用拡散層と周辺回路への接
続用メタルビットラインとの間に設けるブロック選択ト
ランジスタのソース及びドレイン形成を、前記ドレイン
用拡散層の形成とは別の工程で行う請求項６に記載の不
揮発性半導体記憶装置の製造方法。