JP3013371B2 - Ｅｐｒｏｍ記憶トランジスタと論理トランジスタによる集積回路の製造法 - Google Patents
Ｅｐｒｏｍ記憶トランジスタと論理トランジスタによる集積回路の製造法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 37
- 229920005591 polysilicon Polymers 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 11
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims 1
- 238000005538 encapsulation Methods 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はMOS型集積回路の製造分野、より詳細には浮
遊ゲートを有する電気的にプログラム可能な不揮発性記
憶トランジスタ（EPROMトランジスタ）と論理トランジ
スタから構成される集積回路の製造に関する。
遊ゲートを有する電気的にプログラム可能な不揮発性記
憶トランジスタ（EPROMトランジスタ）と論理トランジ
スタから構成される集積回路の製造に関する。
（従来の技術） このような集積回路で、EPROM記憶トランジスタの浮
遊ゲートは第１ポリシリコンレベルにより構成されてい
る。ゲート酸化膜によりこれらの浮遊ゲートはトランジ
スタの上に形成されたシリコン基板と分離されている。
遊ゲートは第１ポリシリコンレベルにより構成されてい
る。ゲート酸化膜によりこれらの浮遊ゲートはトランジ
スタの上に形成されたシリコン基板と分離されている。
第２ポリシリコンレベルにより形成されるワード線
（word lines）は浮遊ゲートの上に配置され、これらの
トランジスタの位置にある記憶トランジスタの制御ゲー
トに対応している。インタポリ（interpoly）酸化膜と
呼ばれる絶縁膜はワード線と浮遊ゲートの間に配置され
ている。論理トランジスタは第２ポリシリコンレベルで
形成されるゲートにより構成され、この第２ポリシリコ
ンレベルは記憶のワード線を構成するのに使用されてい
る。
（word lines）は浮遊ゲートの上に配置され、これらの
トランジスタの位置にある記憶トランジスタの制御ゲー
トに対応している。インタポリ（interpoly）酸化膜と
呼ばれる絶縁膜はワード線と浮遊ゲートの間に配置され
ている。論理トランジスタは第２ポリシリコンレベルで
形成されるゲートにより構成され、この第２ポリシリコ
ンレベルは記憶のワード線を構成するのに使用されてい
る。
論理トランジスタのゲートは第２ゲート酸化膜により
基板から分離しており、記憶トランジスタの浮遊ゲート
の下に配置された膜と異なっている。
基板から分離しており、記憶トランジスタの浮遊ゲート
の下に配置された膜と異なっている。
記憶トランジスタのソース（sources）とドレーン（d
rains）は十分注入された領域により構成されている。
論理トランジスタのソースとドレーンは注入の少ない第
１領域と第１領域に含まれており注入の多い第２領域の
２つの領域から構成されている。
rains）は十分注入された領域により構成されている。
論理トランジスタのソースとドレーンは注入の少ない第
１領域と第１領域に含まれており注入の多い第２領域の
２つの領域から構成されている。
付加絶縁膜のエッチングにより付加絶縁膜が形成され
コンタクト（contacts）が生成されている。金属膜は生
成されエッチングされているが、これは記憶領域内でワ
ード線と交差するビット線（bit lines）を特に形成す
るためであり、そこから絶縁が行われ記憶トランジスタ
のドレーンのコンタクトが行われている。
コンタクト（contacts）が生成されている。金属膜は生
成されエッチングされているが、これは記憶領域内でワ
ード線と交差するビット線（bit lines）を特に形成す
るためであり、そこから絶縁が行われ記憶トランジスタ
のドレーンのコンタクトが行われている。
従来の製造法では、次の個々の過程が順次行われてい
る： −記憶トランジスタのソースとドレーン作り、 −論理トランジスタのソースとドレーンに注入の少ない
第１領域を作り、 −これらの論理トランジスタのゲートの側面にスペーサ
（spacers）を配置し、 −論理トランジスタのソースとドレーンに注入の多い第
２領域を作ること。
る： −記憶トランジスタのソースとドレーン作り、 −論理トランジスタのソースとドレーンに注入の少ない
第１領域を作り、 −これらの論理トランジスタのゲートの側面にスペーサ
（spacers）を配置し、 −論理トランジスタのソースとドレーンに注入の多い第
２領域を作ること。
（発明の要約） 本発明の目的は、一方では記憶トランジスタの浮遊ゲ
ートと制御ゲートを構成するサンドイッチ状のポリシリ
コン層の回りに絶縁カプセル封じを形成し、同時に他方
では論理トランジスタのゲートの側面にスペーサを形成
する製造法を与えることである。
ートと制御ゲートを構成するサンドイッチ状のポリシリ
コン層の回りに絶縁カプセル封じを形成し、同時に他方
では論理トランジスタのゲートの側面にスペーサを形成
する製造法を与えることである。
絶縁カプセル封じによりそれらが取り囲んだサンドイ
ッチ状のポリシリコンに関してコンタクトが自己配列さ
れ、トランジスタ密度利得が得られる。
ッチ状のポリシリコンに関してコンタクトが自己配列さ
れ、トランジスタ密度利得が得られる。
絶縁カプセル封じとスペーサの形成が同時であるとい
うことにより、技術的な製造過程の数が減少する。
うことにより、技術的な製造過程の数が減少する。
これらの目的を達成するため、本発明は記憶用の浮遊
ゲートトランジスタと論理トランジスタをシリコン基板
の表面に形成する次の過程を有するMOS型集積回路の製
造法を提供する。
ゲートトランジスタと論理トランジスタをシリコン基板
の表面に形成する次の過程を有するMOS型集積回路の製
造法を提供する。
（ａ）複数の厚い酸化領域を前記基板の表面に形成し、 （ｂ）厚い酸化領域の間で前記基板の表面に第１ゲート
酸化膜（２）を形成し、第１ポリシリコン層（３）と第
１絶縁膜（４）を生成し、 （ｃ）論理トランジスタが形成される位置で第１絶縁膜
（４）と第１ポリシリコン層（３）と第１ゲート酸化膜
（２）をエッチングし、 （ｄ）基板の表面の全体に第２ゲート酸化膜（５）を形
成し第２ポリシリコン層（６）を生成し、 （ｅ）基板の表面の全体に第２絶縁膜（11）を生成し、 （ｆ）記憶トランジスタと論理トランジスタが形成され
る位置で第２絶縁膜（11）と第２ポリシリコン層（６）
を選択的にエッチングし、 （ｇ）記憶領域内で、前の過程（ｆ）のエッチングでエ
ッチングされずに残された第２絶縁膜（11）と第２ポリ
シリコン層（６）をマスクとして、第１絶縁膜（４）と
第１ポリシリコン層（３）をエッチングし、 （ｈ）基板の全面に高ドープのドーパントを注入して記
憶トランジスタのソース（16）とドレーン（17）を形成
し、 （ｉ）基板の全面に低ドープのドーパントを注入して論
理トランジスタのソースとドレーンの位置に第１領域
（18）を形成し、 （ｊ）論理トランジスタの位置の第２絶縁膜（11）をエ
ッチングにより取り除き、 （ｋ）回路全体に第３絶縁膜（21）を形成し、記憶領域
内でサンドイッチ状の第１および第２ポリシリコン層の
側面に側面部分（21−ａ）を残し、論理トランジスタの
位置で第２ポリシリコン層の残留部分の側面にスペーサ
（21−ｂ）を残すように前記第３絶縁膜（21）を異方性
エッチングし （ｌ）論理トランジスタのソースとドレーンの位置に高
ドープのドーパントを注入して第２領域（24）を形成
し、 （ｍ）記憶領域の全体にシリコン窒化膜（31）を生成
し、回路全体に第４絶縁膜（32）を生成し、記憶領域内
と論理トランジスタの位置で第４絶縁膜（32）をドレイ
ン又はソースとのコンタクト領域でエッチングし、記憶
領域内のコンタクト領域はサンドイッチ状の第１および
第２ポリシリコン層に関して自己配列され、金属膜（3
3）を回路全体に生成してコンタクト領域と電気的に結
合する。
酸化膜（２）を形成し、第１ポリシリコン層（３）と第
１絶縁膜（４）を生成し、 （ｃ）論理トランジスタが形成される位置で第１絶縁膜
（４）と第１ポリシリコン層（３）と第１ゲート酸化膜
（２）をエッチングし、 （ｄ）基板の表面の全体に第２ゲート酸化膜（５）を形
成し第２ポリシリコン層（６）を生成し、 （ｅ）基板の表面の全体に第２絶縁膜（11）を生成し、 （ｆ）記憶トランジスタと論理トランジスタが形成され
る位置で第２絶縁膜（11）と第２ポリシリコン層（６）
を選択的にエッチングし、 （ｇ）記憶領域内で、前の過程（ｆ）のエッチングでエ
ッチングされずに残された第２絶縁膜（11）と第２ポリ
シリコン層（６）をマスクとして、第１絶縁膜（４）と
第１ポリシリコン層（３）をエッチングし、 （ｈ）基板の全面に高ドープのドーパントを注入して記
憶トランジスタのソース（16）とドレーン（17）を形成
し、 （ｉ）基板の全面に低ドープのドーパントを注入して論
理トランジスタのソースとドレーンの位置に第１領域
（18）を形成し、 （ｊ）論理トランジスタの位置の第２絶縁膜（11）をエ
ッチングにより取り除き、 （ｋ）回路全体に第３絶縁膜（21）を形成し、記憶領域
内でサンドイッチ状の第１および第２ポリシリコン層の
側面に側面部分（21−ａ）を残し、論理トランジスタの
位置で第２ポリシリコン層の残留部分の側面にスペーサ
（21−ｂ）を残すように前記第３絶縁膜（21）を異方性
エッチングし （ｌ）論理トランジスタのソースとドレーンの位置に高
ドープのドーパントを注入して第２領域（24）を形成
し、 （ｍ）記憶領域の全体にシリコン窒化膜（31）を生成
し、回路全体に第４絶縁膜（32）を生成し、記憶領域内
と論理トランジスタの位置で第４絶縁膜（32）をドレイ
ン又はソースとのコンタクト領域でエッチングし、記憶
領域内のコンタクト領域はサンドイッチ状の第１および
第２ポリシリコン層に関して自己配列され、金属膜（3
3）を回路全体に生成してコンタクト領域と電気的に結
合する。
（実施例） 第１図には製造の中間過程における集積回路の断面図
を示してあり、この集積回路はEPROM記憶浮遊ゲートト
ランジスタと論理トランジスタから構成されている。構
成素子は基板１の上に形成される。図には示していない
が素子を分離するための厚い酸化領域が形成されてい
る。それぞれの酸化領域の間には第１ゲート酸化膜２が
形成される。第１ポリシリコン層３と第１絶縁膜４はそ
の後生成される。記憶領域（図のＩの部分）のマスキン
グ（masking）の後、第１絶縁膜４、第１ポリシリコン
膜３、第１ゲート酸化膜２は論理トランジスタ（図のII
の部分）の場所で取り除かれる。その後、マスク（mas
k）は取り除かれ、第２ゲート酸化膜５が回路全体の上
に形成される（この第２ゲート酸化膜は記憶領域の絶縁
膜４と対応する）。第２ポリシリコン層６はその後生成
される。
を示してあり、この集積回路はEPROM記憶浮遊ゲートト
ランジスタと論理トランジスタから構成されている。構
成素子は基板１の上に形成される。図には示していない
が素子を分離するための厚い酸化領域が形成されてい
る。それぞれの酸化領域の間には第１ゲート酸化膜２が
形成される。第１ポリシリコン層３と第１絶縁膜４はそ
の後生成される。記憶領域（図のＩの部分）のマスキン
グ（masking）の後、第１絶縁膜４、第１ポリシリコン
膜３、第１ゲート酸化膜２は論理トランジスタ（図のII
の部分）の場所で取り除かれる。その後、マスク（mas
k）は取り除かれ、第２ゲート酸化膜５が回路全体の上
に形成される（この第２ゲート酸化膜は記憶領域の絶縁
膜４と対応する）。第２ポリシリコン層６はその後生成
される。
第２図に示す過程で、第２絶縁膜11が生成され、記憶
トランジスタと論理トランジスタの場所でこの第２絶縁
膜11と第２ポリシリコン層６はエッチングされる。絶縁
膜４とポリシリコン膜３は前の過程でエッチングされた
絶縁膜11とポリシリコン膜６に対し直角に、エッチング
されずに残った絶縁膜11とポリシリコン膜６をマスクと
して記憶領域の中でエッチングされる。ゲート酸化膜２
と５はトランジスタのドレーンとソースの場所で取り除
かれている。
トランジスタと論理トランジスタの場所でこの第２絶縁
膜11と第２ポリシリコン層６はエッチングされる。絶縁
膜４とポリシリコン膜３は前の過程でエッチングされた
絶縁膜11とポリシリコン膜６に対し直角に、エッチング
されずに残った絶縁膜11とポリシリコン膜６をマスクと
して記憶領域の中でエッチングされる。ゲート酸化膜２
と５はトランジスタのドレーンとソースの場所で取り除
かれている。
第３図に示す過程で、回路は再び酸化される。記憶ト
ランジスタには例えばN+型が注入されたソース16および
ドレーン17が形成される。例えば、Ｎ型が注入された第
１の注入の少ない領域18は論理トランジスタのソースと
ドレーンの部分を形成する。
ランジスタには例えばN+型が注入されたソース16および
ドレーン17が形成される。例えば、Ｎ型が注入された第
１の注入の少ない領域18は論理トランジスタのソースと
ドレーンの部分を形成する。
第４図で、第２絶縁膜11は論理トランジスタの位置で
取り除かれる。第３絶縁膜21が回路全体の上に生成され
る。
取り除かれる。第３絶縁膜21が回路全体の上に生成され
る。
第５図に示す過程で、第３絶縁膜21が異方性にエッチ
ングされる。記憶領域内でこの絶縁膜21からはサンドイ
ッチ状の側面上に側面部分21−ａが残る。該サンドイッ
チは第1,第２ポリシリコン層3,6と第1,第２絶縁膜4,11
によりそれぞれ構成されている。論理トランジスタの場
所では、第３絶縁膜21からポリシリコンの残留部分６の
側面上にスペーサ21−ｂが残る。酸化の過程は回路全体
にわたり行われ、薄い酸化膜22が形成される。
ングされる。記憶領域内でこの絶縁膜21からはサンドイ
ッチ状の側面上に側面部分21−ａが残る。該サンドイッ
チは第1,第２ポリシリコン層3,6と第1,第２絶縁膜4,11
によりそれぞれ構成されている。論理トランジスタの場
所では、第３絶縁膜21からポリシリコンの残留部分６の
側面上にスペーサ21−ｂが残る。酸化の過程は回路全体
にわたり行われ、薄い酸化膜22が形成される。
点線は記憶領域内の側面部分21−ａと第２絶縁膜11が
分離して示すために加えられている。側面部分21−ａと
絶縁膜11はこの記憶領域の中でサンドイッチ状のポリシ
リコン層の回りにある絶縁のカプセル封じ23を構成して
いる。
分離して示すために加えられている。側面部分21−ａと
絶縁膜11はこの記憶領域の中でサンドイッチ状のポリシ
リコン層の回りにある絶縁のカプセル封じ23を構成して
いる。
注入の多い第２領域24は論理トランジスタのソースと
ドレーンの位置で注入され、その形成を完全にしてい
る。
ドレーンの位置で注入され、その形成を完全にしてい
る。
第６図の過程で、シリコン窒化膜31が記憶領域内に形
成され、第４絶縁膜32が回路全体の上に生成される。絶
縁膜32は例えばホウ素およびリンを注入した酸化シリコ
ン（BPSG）から作られ、このBPSGは約800℃の温度の熱
処理で流出する。コンタクトはBPSG膜32のエッチングを
介して形成される（記憶領域内ではコンタクトはトラン
ジスタのドレーン17の所に生成されている）。BPSG膜は
約800℃の熱により新しい流出が起こる。コンタクトの
場所に生じたシリコン窒化膜31と酸化物は取り除かれ
る。その後、金属膜33が生成される。
成され、第４絶縁膜32が回路全体の上に生成される。絶
縁膜32は例えばホウ素およびリンを注入した酸化シリコ
ン（BPSG）から作られ、このBPSGは約800℃の温度の熱
処理で流出する。コンタクトはBPSG膜32のエッチングを
介して形成される（記憶領域内ではコンタクトはトラン
ジスタのドレーン17の所に生成されている）。BPSG膜は
約800℃の熱により新しい流出が起こる。コンタクトの
場所に生じたシリコン窒化膜31と酸化物は取り除かれ
る。その後、金属膜33が生成される。
記憶領域内に形成されるコンタクトは、サンドイッチ
状の第１および第２ポリシリコン層に関して自動的に配
列される（つまりマスク工程なしにコンタクトが配列さ
れる）。
状の第１および第２ポリシリコン層に関して自動的に配
列される（つまりマスク工程なしにコンタクトが配列さ
れる）。
第２絶縁膜11には厚さh1（第２図）があり、この厚さ
は記憶領域内のコンタクトの所の第２ポリシリコン層６
と金属膜33の間の距離ｌ（第６図）を最適にするように
選ばれる。このように選択するためには、厚さh1は第1,
第２ポリシリコン層3,6と絶縁膜４から構成されるサン
ドイッチ状の膜の高さｅ（第２図）に対応しなければな
らない。これは例えば600nmである高さｅに対応する。
は記憶領域内のコンタクトの所の第２ポリシリコン層６
と金属膜33の間の距離ｌ（第６図）を最適にするように
選ばれる。このように選択するためには、厚さh1は第1,
第２ポリシリコン層3,6と絶縁膜４から構成されるサン
ドイッチ状の膜の高さｅ（第２図）に対応しなければな
らない。これは例えば600nmである高さｅに対応する。
第３絶縁膜21には厚さh2（第４図）があり、この厚さ
は論理トランジスタの位置でスペーサ21−ｂの底面の幅
ｂ（第５図）を最適にするように選ばれている。
は論理トランジスタの位置でスペーサ21−ｂの底面の幅
ｂ（第５図）を最適にするように選ばれている。
図に関して述べた本発明による方法の好ましい実施態
様には論理トランジスタとしてＮチャネルトランジスタ
を示している。CMOS技術の場合、集積回路はＮチャネル
論理トランジスタとＰチャネル論理トランジスタの両方
を含む。その場合、注入の少ない領域Ｐは注入の少ない
領域Ｎが形成された後、Ｐチャネル論理トランジスタの
ソースおよびドレーンの位置に形成され、注入の多いP+
領域はＮチャネル論理トランジスタの注入の多いN+領域
で形成された後に形成される。
様には論理トランジスタとしてＮチャネルトランジスタ
を示している。CMOS技術の場合、集積回路はＮチャネル
論理トランジスタとＰチャネル論理トランジスタの両方
を含む。その場合、注入の少ない領域Ｐは注入の少ない
領域Ｎが形成された後、Ｐチャネル論理トランジスタの
ソースおよびドレーンの位置に形成され、注入の多いP+
領域はＮチャネル論理トランジスタの注入の多いN+領域
で形成された後に形成される。
第１図と第２図と第３図と第４図と第５図と第６図は本
発明による集積回路の製造法の各過程を示す。 １……基板、 ２……第１ゲート酸化膜、 ３……第１ポリシリコン層、 ４……第１絶縁膜、 ５……第２ゲート酸化膜、 ６……第２ポリシリコン層、 11……第２絶縁膜、 16……注入の多いソース、 17……注入の多いドレーン、 18……注入の少ない第１領域、 21……第３絶縁膜、 21−ａ……第３絶縁膜の側面部分、 21−ｂ……第３絶面膜のスペーサ、 22……薄い酸化膜、 23……絶縁カプセル封じ、 24……注入の多い第２領域、 31……シリコン窒化膜、 32……第４絶縁膜、 33……金属膜、 Ｉ……記憶領域、 II……論理トランジスタ、 ｂ……スペーサ（21−ｂ）の底辺の幅、 ｅ……サンドイッチ状の膜の高さ、 h1……第２絶縁膜の厚さ、 h2……第３絶縁膜の厚さ、 ｌ……第２ポリシリコン層６と金属膜33の間の距離。
発明による集積回路の製造法の各過程を示す。 １……基板、 ２……第１ゲート酸化膜、 ３……第１ポリシリコン層、 ４……第１絶縁膜、 ５……第２ゲート酸化膜、 ６……第２ポリシリコン層、 11……第２絶縁膜、 16……注入の多いソース、 17……注入の多いドレーン、 18……注入の少ない第１領域、 21……第３絶縁膜、 21−ａ……第３絶縁膜の側面部分、 21−ｂ……第３絶面膜のスペーサ、 22……薄い酸化膜、 23……絶縁カプセル封じ、 24……注入の多い第２領域、 31……シリコン窒化膜、 32……第４絶縁膜、 33……金属膜、 Ｉ……記憶領域、 II……論理トランジスタ、 ｂ……スペーサ（21−ｂ）の底辺の幅、 ｅ……サンドイッチ状の膜の高さ、 h1……第２絶縁膜の厚さ、 h2……第３絶縁膜の厚さ、 ｌ……第２ポリシリコン層６と金属膜33の間の距離。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/788 - 29/792 H01L 21/8247 H01L 27/10 - 27/115 H01L 21/2839 - 21/8247
Claims (4)
- 【請求項１】記憶用の浮遊ゲートトランジスタと論理ト
ランジスタをシリコン基板の表面に形成する次の過程を
有するMOS型集積回路の製造法： （ａ）複数の厚い酸化領域を前記基板の表面に形成し、 （ｂ）厚い酸化領域の間で前記基板の表面に第１ゲート
酸化膜（２）を形成し、第１ポリシリコン層（３）と第
１絶縁膜（４）を生成し、 （ｃ）論理トランジスタが形成される位置で第１絶縁膜
（４）と第１ポリシリコン層（３）と第１ゲート酸化膜
（２）をエッチングし、 （ｄ）基板の表面の全体に第２ゲート酸化膜（５）を形
成し第２ポリシリコン層（６）を生成し、 （ｅ）基板の表面の全体に第２絶縁膜（11）を生成し、 （ｆ）記憶トランジスタと論理トランジスタが形成され
る位置で第２絶縁膜（11）と第２ポリシリコン層（６）
を選択的にエッチングし、 （ｇ）記憶領域内で、前の過程（ｆ）のエッチングでエ
ッチングされずに残された第２絶縁膜（11）と第２ポリ
シリコン層（６）をマスクとして、第１絶縁膜（４）と
第１ポリシリコン層（３）をエッチングし、 （ｈ）基板の全面に高ドープのドーパントを注入して記
憶トランジスタのソース（16）とドレーン（17）を形成
し、 （ｉ）基板の全面に低ドープのドーパントを注入して論
理トランジスタのソースとドレーンの位置に第１領域
（18）を形成し、 （ｊ）論理トランジスタの位置の第２絶縁膜（11）をエ
ッチングにより取り除き、（ｋ）回路全体に第３絶縁膜
（21）を形成し、記憶領域内でサンドイッチ状の第１お
よび第２ポリシリコン層の側面に側面部分（21−ａ）を
残し、論理トランジスタの位置で第２ポリシリコン層の
残留部分の側面にスペーサ（21−ｂ）を残すように前記
第３絶縁膜（21）を異方性エッチングし、 （ｌ）論理トランジスタのソースとドレーンの位置に高
ドープのドーパントを注入して第２領域（24）を形成
し、 （ｍ）記憶領域の全体にシリコン窒化膜（31）を生成
し、回路全体に第４絶縁膜（32）を生成し、記憶領域内
と論理トランジスタの位置で第４絶縁膜（32）をドレイ
ン又はソースとのコンタクト領域でエッチングし、記憶
領域内のコンタクト領域はサンドイッチ状の第１および
第２ポリシリコン層に関して自己配列され、金属膜（3
3）を回路全体に生成してコンタクト領域と電気的に結
合する。 - 【請求項２】第２絶縁膜（11）に厚さ（h1）があり、そ
の厚さは記憶領域内のコンタクトにおいて第２ポリシリ
コン層（６）と金属膜（33）の間の距離（ｌ）を最適に
するように選ばれている請求項１記載の集積回路の製造
法。 - 【請求項３】第３絶縁膜（21）に厚さ（h2）があり、そ
の厚さは論理トランジスタの位置のスペーサ（21−ｂ）
の底面の幅（ｂ）を最適にするように選ばれている請求
項１記載の集積回路の製造法。 - 【請求項４】CMOS技術によるＮチャネル論理トランジス
タとＰチャネル論理トランジスタを形成するため、過程
（ｉ）において、第１導電型の低ドープ領域の第１グル
ープと第２導電型の低ドープ領域の第２グループが連続
した２つの注入により形成され、過程（ｌ）において、
第１導電型の高ドープの領域の第１グループと第２導電
型の高ドープの領域の第２グループが連続した２つの注
入により形成される請求項１記載の集積回路の製造法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR89/01227 | 1989-01-17 | ||
| FR8901227A FR2642900B1 (fr) | 1989-01-17 | 1989-01-17 | Procede de fabrication de circuits integres a transistors de memoire eprom et a transistors logiques |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02264478A JPH02264478A (ja) | 1990-10-29 |
| JP3013371B2 true JP3013371B2 (ja) | 2000-02-28 |
Family
ID=9378324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002646A Expired - Fee Related JP3013371B2 (ja) | 1989-01-17 | 1990-01-11 | Ｅｐｒｏｍ記憶トランジスタと論理トランジスタによる集積回路の製造法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5013674A (ja) |
| EP (1) | EP0379450B1 (ja) |
| JP (1) | JP3013371B2 (ja) |
| DE (1) | DE69005129T2 (ja) |
| FR (1) | FR2642900B1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2547622B2 (ja) * | 1988-08-26 | 1996-10-23 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| FR2655194B1 (fr) * | 1989-11-28 | 1992-04-10 | Sgs Thomson Microelectronics | Procede de fabrication de circuits integres constituant des memoires eprom. |
| JP2509717B2 (ja) * | 1989-12-06 | 1996-06-26 | 株式会社東芝 | 半導体装置の製造方法 |
| IT1237894B (it) * | 1989-12-14 | 1993-06-18 | Sgs Thomson Microelectronics | Processo per la fabbricazione di circuiti integrati comprendenti componenti elettronici di due tipi diversi aventi ciascuno coppie di elettrodi ricavati dagli stessi strati di silicio policristallino e separati da dielettrici diversi |
| US5215933A (en) * | 1990-05-11 | 1993-06-01 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor memory device |
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| DE69732838D1 (de) | 1997-07-16 | 2005-04-28 | St Microelectronics Srl | Herstellungsverfahren für einen integrierten Schaltkreis mit einer Speicherzellenmatrix |
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| US8247861B2 (en) | 2007-07-18 | 2012-08-21 | Infineon Technologies Ag | Semiconductor device and method of making same |
| CN101964328B (zh) * | 2009-07-24 | 2012-12-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| JPS5850771A (ja) * | 1981-09-21 | 1983-03-25 | Hitachi Ltd | 再書込み可能な高集積ｒｏｍ及びその製造方法 |
| JPS58184768A (ja) * | 1982-04-23 | 1983-10-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2515715B2 (ja) * | 1984-02-24 | 1996-07-10 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US4663645A (en) * | 1984-05-23 | 1987-05-05 | Hitachi, Ltd. | Semiconductor device of an LDD structure having a floating gate |
| JPS6223150A (ja) * | 1985-07-24 | 1987-01-31 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH0793381B2 (ja) * | 1985-10-28 | 1995-10-09 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4775642A (en) * | 1987-02-02 | 1988-10-04 | Motorola, Inc. | Modified source/drain implants in a double-poly non-volatile memory process |
| FR2618011B1 (fr) * | 1987-07-10 | 1992-09-18 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire |
-
1989
- 1989-01-17 FR FR8901227A patent/FR2642900B1/fr not_active Expired - Lifetime
-
1990
- 1990-01-11 JP JP2002646A patent/JP3013371B2/ja not_active Expired - Fee Related
- 1990-01-12 DE DE69005129T patent/DE69005129T2/de not_active Expired - Fee Related
- 1990-01-12 EP EP90420020A patent/EP0379450B1/fr not_active Expired - Lifetime
- 1990-01-16 US US07/464,852 patent/US5013674A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02264478A (ja) | 1990-10-29 |
| FR2642900B1 (fr) | 1991-05-10 |
| DE69005129T2 (de) | 1994-07-14 |
| EP0379450A1 (fr) | 1990-07-25 |
| DE69005129D1 (de) | 1994-01-27 |
| US5013674A (en) | 1991-05-07 |
| FR2642900A1 (fr) | 1990-08-10 |
| EP0379450B1 (fr) | 1993-12-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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