JPH03152970A - Cmos集積回路 - Google Patents
Cmos集積回路Info
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- JPH03152970A JPH03152970A JP2284126A JP28412690A JPH03152970A JP H03152970 A JPH03152970 A JP H03152970A JP 2284126 A JP2284126 A JP 2284126A JP 28412690 A JP28412690 A JP 28412690A JP H03152970 A JPH03152970 A JP H03152970A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の分野]
本発明はゲートアレイ方式のCMOS集積回路の関する
もので、この集積回路は半導体基体の一表面にnチャン
ネルMOSトランジスタの第一行及び隣接の平行な第三
行を備え、これら両方の行の上に前記行の方向を横切り
延在する導体トラック形状の共通ゲート電極を有し、p
チャシネ9MOSトランジスタの第一行及び隣接の平行
な第三行を備え、これら両方の行の上に前記行の方向を
横切り延在する導体トラック形状の共通ゲート電極を有
する。
もので、この集積回路は半導体基体の一表面にnチャン
ネルMOSトランジスタの第一行及び隣接の平行な第三
行を備え、これら両方の行の上に前記行の方向を横切り
延在する導体トラック形状の共通ゲート電極を有し、p
チャシネ9MOSトランジスタの第一行及び隣接の平行
な第三行を備え、これら両方の行の上に前記行の方向を
横切り延在する導体トラック形状の共通ゲート電極を有
する。
この様な装置は米国特許第4.764.798号により
既知である。
既知である。
ゲートアレイ方式は、既知のように任意の機能を有する
集積回路を含めて設計から製造までの期間を非常に短期
にする可能性を提供するものである。ソース及びドレイ
ン領域を含めてシリコン基板及び正規パターンに配列さ
れたnチャンネル及びpチャシネ9MOSトランジスタ
のゲート電極に用いられるポリシリコンが形成され用意
される。
集積回路を含めて設計から製造までの期間を非常に短期
にする可能性を提供するものである。ソース及びドレイ
ン領域を含めてシリコン基板及び正規パターンに配列さ
れたnチャンネル及びpチャシネ9MOSトランジスタ
のゲート電極に用いられるポリシリコンが形成され用意
される。
顧客に代わり任意の機能が集積化されなければならない
場合、この機能は1以上の配線層内のコンタクトホール
及び配線にこのパターンを完全に描くことが出来る。こ
れは顧客が必要とするものを製造者が製造工程の最終段
階の工程のみ既に用意されたウェーハに行うことを意味
する(すなわらコンタクトホール及び配線層にエツチン
グ工程を施すことである)。
場合、この機能は1以上の配線層内のコンタクトホール
及び配線にこのパターンを完全に描くことが出来る。こ
れは顧客が必要とするものを製造者が製造工程の最終段
階の工程のみ既に用意されたウェーハに行うことを意味
する(すなわらコンタクトホール及び配線層にエツチン
グ工程を施すことである)。
前記電界効果トランジスタの大きさを決定する場合、特
に幅は、一般に妥協点に導かれ決して完全に満足させる
ものではないが、多数の多かれ少:3 なかれ競合する要件を考慮にいれなければならない。前
記幅はドレイン及びソースの電流方向を横切り、表面に
平行な大きさを意味すると理解されるべきであることを
注意しなければならない。読み出し専用メモ’) (
ROM)の場合に、非常に小さなトランジスタで充分で
あり、これは非常に高い記録密度を有する利点がある。
に幅は、一般に妥協点に導かれ決して完全に満足させる
ものではないが、多数の多かれ少:3 なかれ競合する要件を考慮にいれなければならない。前
記幅はドレイン及びソースの電流方向を横切り、表面に
平行な大きさを意味すると理解されるべきであることを
注意しなければならない。読み出し専用メモ’) (
ROM)の場合に、非常に小さなトランジスタで充分で
あり、これは非常に高い記録密度を有する利点がある。
これと反対に、かなり大きなトランジスタが任意の論理
機能に必要とされる。この様なトランジスタは行に連続
的に配列されたトランジスタが平行に接続されることに
より得ることが出来る。しかしながら、実際にはこの解
決方法は非常に大きな空間を必要とし又しばしば任意の
機能を有する回路を設計する場合の融通性をしばしば大
きく減少させる。
機能に必要とされる。この様なトランジスタは行に連続
的に配列されたトランジスタが平行に接続されることに
より得ることが出来る。しかしながら、実際にはこの解
決方法は非常に大きな空間を必要とし又しばしば任意の
機能を有する回路を設計する場合の融通性をしばしば大
きく減少させる。
上記米国特許第4.7fi4.798号は、共通ゲート
電極を有するnチャンネルMOSトランジスタの2つの
隣接する行及び共通ゲート電極を有するpチャンネル電
界効果型トランジスタの2行を1行の代わりに用いるこ
とを提案している。所望の箇所で、隣接するn型領域及
びn型領域が各々互いに接合される場合に、トランジス
タは2倍大きな幅を有して得られる。この配置により、
前記融通性のかなりの増大が得られる3、特に、nチャ
ンネルトランジスタのチャンネル幅の2倍のチャンネル
幅であるnチャンネルトランジスタを形成し、特に電子
に対するホールのほぼ2倍低い移動度を補償することが
可能となる1、シかしながら、この場合にチャンネル幅
が2よりも大きな比を有するトランジスタが必要とされ
、しかもこの配置に於いては平行に一行内にトランジス
タを接合する必要がある。
電極を有するnチャンネルMOSトランジスタの2つの
隣接する行及び共通ゲート電極を有するpチャンネル電
界効果型トランジスタの2行を1行の代わりに用いるこ
とを提案している。所望の箇所で、隣接するn型領域及
びn型領域が各々互いに接合される場合に、トランジス
タは2倍大きな幅を有して得られる。この配置により、
前記融通性のかなりの増大が得られる3、特に、nチャ
ンネルトランジスタのチャンネル幅の2倍のチャンネル
幅であるnチャンネルトランジスタを形成し、特に電子
に対するホールのほぼ2倍低い移動度を補償することが
可能となる1、シかしながら、この場合にチャンネル幅
が2よりも大きな比を有するトランジスタが必要とされ
、しかもこの配置に於いては平行に一行内にトランジス
タを接合する必要がある。
本発明はとりわけより高い融通性が得られるような配置
を有するゲートアレイ方式の装置を提供するもので、特
にトランジスタのチャンネル幅に対し、空間の大きさが
全くあるいは実質的に増大しないものを提供することで
ある。
を有するゲートアレイ方式の装置を提供するもので、特
にトランジスタのチャンネル幅に対し、空間の大きさが
全くあるいは実質的に増大しないものを提供することで
ある。
本発明は異なるチャンネル幅を有するトランジスタの行
を用いることにより達成することの出来る事実を見い出
したことに基づくものである。
を用いることにより達成することの出来る事実を見い出
したことに基づくものである。
j
冒頭に記載のような種類のゲートアレイ方式の集積回路
は、本発明によればnチャンネルトランジスタの第一行
及び第二1行の近く及びnチャンネルトランジスタの第
一行及び第二4行の近くに、各々nチャンネルトランジ
スタ及びpヂャンネルトランジスタの他の(少なくとも
)1行(第3行として示す)を前記第一行及び第二性に
対し平行に延在するように配置し、nチャンネルトラン
ジスタの第一行及び第二性のゲート電極は同時にnチャ
ンネルトランジスタの第三性のゲート電極を構成し、n
チャンネルトランジスタの第一行及び第二性のゲート電
極は同時にnチャンネルトランジスタの第三性のゲート
電極を構成すると同時に、nチャンネルトランジスタ及
びnチャンネルトランジスタの第三性のトランジスタは
、各々nチャンネルトランジスタ及びnチャンネルトラ
ンジスタの第一行及び第二性のトランジスタの幅の少な
くとも3倍の幅を各々有することを特徴とする3゜例え
ば、前記第三性のトランジスタの幅が前記第一行及び第
二性のトランジスタの幅の3倍である場合、効果的なト
ランジスタの幅を5種の要素で変化することが出来、同
一行内の隣接のトランジスタを用いる必要なしに、前記
3個の行内のトランジスタを平行に接続する簡便な方法
により実現することが出来る。この融通性の増大を表面
領域の拡大なしに充分に達成することができる。前記第
一行及び第二性の2個の狭いトランジスタを平行に接合
することにより、1:2のチャンネル幅比を上記米国特
許に記載されたのと同様な方法で得ることが出来る。
は、本発明によればnチャンネルトランジスタの第一行
及び第二1行の近く及びnチャンネルトランジスタの第
一行及び第二4行の近くに、各々nチャンネルトランジ
スタ及びpヂャンネルトランジスタの他の(少なくとも
)1行(第3行として示す)を前記第一行及び第二性に
対し平行に延在するように配置し、nチャンネルトラン
ジスタの第一行及び第二性のゲート電極は同時にnチャ
ンネルトランジスタの第三性のゲート電極を構成し、n
チャンネルトランジスタの第一行及び第二性のゲート電
極は同時にnチャンネルトランジスタの第三性のゲート
電極を構成すると同時に、nチャンネルトランジスタ及
びnチャンネルトランジスタの第三性のトランジスタは
、各々nチャンネルトランジスタ及びnチャンネルトラ
ンジスタの第一行及び第二性のトランジスタの幅の少な
くとも3倍の幅を各々有することを特徴とする3゜例え
ば、前記第三性のトランジスタの幅が前記第一行及び第
二性のトランジスタの幅の3倍である場合、効果的なト
ランジスタの幅を5種の要素で変化することが出来、同
一行内の隣接のトランジスタを用いる必要なしに、前記
3個の行内のトランジスタを平行に接続する簡便な方法
により実現することが出来る。この融通性の増大を表面
領域の拡大なしに充分に達成することができる。前記第
一行及び第二性の2個の狭いトランジスタを平行に接合
することにより、1:2のチャンネル幅比を上記米国特
許に記載されたのと同様な方法で得ることが出来る。
本発明による集積回路の好ましい実施例は、f1チャン
ネルトランジスタの第三性及びnチャンネルトランジス
タの第二性の電界効果トランジスタの幅が、各々nチャ
ンネルトランジスタの第一行及び第二性及びnチャンネ
ルトランジスタの篤行及び第二性の電界効果型トランジ
スタの幅の約4倍であることを特徴とする。
ネルトランジスタの第三性及びnチャンネルトランジス
タの第二性の電界効果トランジスタの幅が、各々nチャ
ンネルトランジスタの第一行及び第二性及びnチャンネ
ルトランジスタの篤行及び第二性の電界効果型トランジ
スタの幅の約4倍であることを特徴とする。
本発明を図面を参照し、実施例について更に詳細に説明
する。第1図は機能を決定する配線が設けられる前のゲ
ートアレイの平面図であり、第2図、第3図及び第4図
は第1図に於いて、線■−■、線III−II及び線f
V−IVの各々に於けるこの回路の断面図を示し、第5
図は排他的NORゲート(BXC。
する。第1図は機能を決定する配線が設けられる前のゲ
ートアレイの平面図であり、第2図、第3図及び第4図
は第1図に於いて、線■−■、線III−II及び線f
V−IVの各々に於けるこの回路の断面図を示し、第5
図は排他的NORゲート(BXC。
N0R)の回路図を示し、第6図は第1図のゲート−γ
レイに於けるゲートの実施例を概略的に示すものである
。
レイに於けるゲートの実施例を概略的に示すものである
。
これらの上記図は概略的なものであり、縮尺に従って描
かれたものではないことに注意されたい。
かれたものではないことに注意されたい。
第1図の平面図及び第2図、第3図及び第4図に於ける
断面図において、ゲートアレイ回路の部は、前記トラン
ジスタを前記半導体基体内に形成する工程に於いて示し
、又この装置は更に他の配線により決定される特別な機
能を備えるために用意される。
断面図において、ゲートアレイ回路の部は、前記トラン
ジスタを前記半導体基体内に形成する工程に於いて示し
、又この装置は更に他の配線により決定される特別な機
能を備えるために用意される。
上記装置が単結晶半導体基体1を備え、この半導体基体
1はどの適切な半導体材料で形成されてよく、例えばこ
の場合に於いてはp型溝電型シリコンで構成されている
。前記基体lはその表面2にnチャンネルトランジスタ
の系3及びnチャンネルトランジスタの系4を備える。
1はどの適切な半導体材料で形成されてよく、例えばこ
の場合に於いてはp型溝電型シリコンで構成されている
。前記基体lはその表面2にnチャンネルトランジスタ
の系3及びnチャンネルトランジスタの系4を備える。
前記系3は第一行5及び第二性6を互いに平行に備え、
これら第一行5及び第二性6の両方の行方向に直角に延
在する共通ゲート電極7を有する11チヤンネル電界効
果型トランジスタを構成する。同様の方法で前記系4は
共通ゲート電極10を有するpチャンネル電界効果トラ
ンジスタの第一・行8及び第一119を備える。前記性
5及び6のnチャンネルトランジスタはチャンネル幅W
nに等しいか又は少なくとも実質的に等しい。前記性8
及び9の前記nチャンネルトランジスタもまたチャンネ
ル幅Wpに等しいかあるいは少なくとも実質的に等しい
。
これら第一行5及び第二性6の両方の行方向に直角に延
在する共通ゲート電極7を有する11チヤンネル電界効
果型トランジスタを構成する。同様の方法で前記系4は
共通ゲート電極10を有するpチャンネル電界効果トラ
ンジスタの第一・行8及び第一119を備える。前記性
5及び6のnチャンネルトランジスタはチャンネル幅W
nに等しいか又は少なくとも実質的に等しい。前記性8
及び9の前記nチャンネルトランジスタもまたチャンネ
ル幅Wpに等しいかあるいは少なくとも実質的に等しい
。
本発明によれば、前記系3及び4は前記性のそばにnチ
ャンネルトランジスタ及びnチャンネルトランジスタの
他の第一0行11及び12を各々備え、これらの幅は各
々前記Wn及びWpの少なくとも3倍である。前記ゲー
ト電極11及び12は、同時に前記nチャンネルトラン
ジスタ11及びpチャンネル12のゲート電極を各々構
成する。
ャンネルトランジスタ及びnチャンネルトランジスタの
他の第一0行11及び12を各々備え、これらの幅は各
々前記Wn及びWpの少なくとも3倍である。前記ゲー
ト電極11及び12は、同時に前記nチャンネルトラン
ジスタ11及びpチャンネル12のゲート電極を各々構
成する。
第2図の断面図より明らかなように、1行の前(+
1 (]
記nチャンネルトランジスタは隣接のn壁領域I3の一
組を構成する。前記領域13の間のp型基板の部分はチ
ャンネル領域を構成し、これらのチャンネル領域はゲー
ト絶縁物を構成する薄い絶縁酸化層14により前記ゲー
ト電極7と分離されている、。
組を構成する。前記領域13の間のp型基板の部分はチ
ャンネル領域を構成し、これらのチャンネル領域はゲー
ト絶縁物を構成する薄い絶縁酸化層14により前記ゲー
ト電極7と分離されている、。
この構成に於いて、ゲート電極7及びこのゲート電極の
右側と左側に位置する前記n型領域13が11いに適切
に接合されてトランジスタを形成することが出来る。こ
のトランジスタは絶縁されてもよく、必要または所望で
あれば、隣り合うゲート電極に充分に低い電位が印加さ
れる(ゲート分離)1゜nチャンネルトランジスタの行
は、n型領域15を構成し、このn型領域は一般にポケ
ッ) (pocket)またはウェル(well)と称
し、p型基板1に形成される(第3図参照)。前記n型
領域15において、p型表面領域46の一組が設けられ
、前記ゲート10と共に前記チャンネルを構成する前記
n型領域15の中間部分と共に前記n型領域13として
同様の方法でトランジスタを構成することが出来る。前
記チャンネルトランジスタ間の絶縁は、隣接のゲト電極
■0に高い正電圧を印加することにより得ることが出来
る。
右側と左側に位置する前記n型領域13が11いに適切
に接合されてトランジスタを形成することが出来る。こ
のトランジスタは絶縁されてもよく、必要または所望で
あれば、隣り合うゲート電極に充分に低い電位が印加さ
れる(ゲート分離)1゜nチャンネルトランジスタの行
は、n型領域15を構成し、このn型領域は一般にポケ
ッ) (pocket)またはウェル(well)と称
し、p型基板1に形成される(第3図参照)。前記n型
領域15において、p型表面領域46の一組が設けられ
、前記ゲート10と共に前記チャンネルを構成する前記
n型領域15の中間部分と共に前記n型領域13として
同様の方法でトランジスタを構成することが出来る。前
記チャンネルトランジスタ間の絶縁は、隣接のゲト電極
■0に高い正電圧を印加することにより得ることが出来
る。
前記nチャンネルトランジスタ及びnチャンネルトラン
ジスタのチャンネル幅は第4図に概略的に示されており
、この第4図において前記集積回路の断面図はゲート電
極7及びゲート電極10に沿う一直線上を示す。第4図
の左側半分はnチャンネルトランジスタの系の断面図を
示す。中央部で、比較的大きなチャンネル幅を有する電
界効果トランジスタを構成する前記第3行11を配置す
る。前記nチャンネルトランジスタの第3行11のどち
らの側にも、前記第1行5及び第二性6が比較的小さな
チャンネル幅を有するトランジスタを構成して配置され
る。同様の方法で、第4図の右側半分の中央部にnチャ
ンネルトランジスタの第三性12のnチャンネルトラン
ジスタの幅及び第1行8及び第三性9のpチャンネルの
全てが示されている。
ジスタのチャンネル幅は第4図に概略的に示されており
、この第4図において前記集積回路の断面図はゲート電
極7及びゲート電極10に沿う一直線上を示す。第4図
の左側半分はnチャンネルトランジスタの系の断面図を
示す。中央部で、比較的大きなチャンネル幅を有する電
界効果トランジスタを構成する前記第3行11を配置す
る。前記nチャンネルトランジスタの第3行11のどち
らの側にも、前記第1行5及び第二性6が比較的小さな
チャンネル幅を有するトランジスタを構成して配置され
る。同様の方法で、第4図の右側半分の中央部にnチャ
ンネルトランジスタの第三性12のnチャンネルトラン
ジスタの幅及び第1行8及び第三性9のpチャンネルの
全てが示されている。
第4図から更に明らかなように、前記性5.6.8.9
.11及び12を配置する領域は、比較的厚いフィール
ド酸化物16により横方向に境界つけられ、1 2 この厚いフィールド酸化物は部分的に前記基板1に埋没
し、前記ゲート絶縁物14よりも比較的より厚い厚さを
有する。前記フィールド酸化物16」、に(第1図参照
)前記ゲート電極7及び10のコンタクト面(cont
act pad)17を配置し、このコンタクト面で設
けられるべき配線との接合が後の工程で形成することが
できる。
.11及び12を配置する領域は、比較的厚いフィール
ド酸化物16により横方向に境界つけられ、1 2 この厚いフィールド酸化物は部分的に前記基板1に埋没
し、前記ゲート絶縁物14よりも比較的より厚い厚さを
有する。前記フィールド酸化物16」、に(第1図参照
)前記ゲート電極7及び10のコンタクト面(cont
act pad)17を配置し、このコンタクト面で設
けられるべき配線との接合が後の工程で形成することが
できる。
トランジスタの行のためのnチャンネルトランジスタの
系4では共通n型ポケッ)15が設けられることに注目
されたい。前記3個の行8.9及び12も、しかしなが
ら、所望であれば、各々分離ポケット15に設けてもよ
い。
系4では共通n型ポケッ)15が設けられることに注目
されたい。前記3個の行8.9及び12も、しかしなが
ら、所望であれば、各々分離ポケット15に設けてもよ
い。
前記性11及び12の幅は前記性5.6及び8.9の各
々の幅よりも少なくとも3倍以」二の幅であり、この結
果、既に述べたように、効果的な幅の広い選択が可能で
ある。一つの実施例において、前記性5.6.8及び9
の幅が約2μmであったのに対し、前記性11の幅は約
9μmで前記性12の幅は約12μmで、この結果とし
て、チャンネル幅においてより大きな比が可能である。
々の幅よりも少なくとも3倍以」二の幅であり、この結
果、既に述べたように、効果的な幅の広い選択が可能で
ある。一つの実施例において、前記性5.6.8及び9
の幅が約2μmであったのに対し、前記性11の幅は約
9μmで前記性12の幅は約12μmで、この結果とし
て、チャンネル幅においてより大きな比が可能である。
第5図及び第6図を参照し、いわゆる排他的N0R回路
(Bxclusive N0II circuit)の
製造について説明する。第5図は−F記回路の回路図を
示し、この回路図は一例として2個の入力端子を有する
。
(Bxclusive N0II circuit)の
製造について説明する。第5図は−F記回路の回路図を
示し、この回路図は一例として2個の入力端子を有する
。
入力信号はa及びbにより示され、一方反転信号は各々
a及びbにより示される。前記回路は4個のnチャンネ
ルトランジスタTl、 T2. T3及びT4と4個の
pチャンネルトランジスタ間5. T6. T7及びT
8で構成される。電源線(例えば5V)はVddにより
示され、一方Vssは接地線を示す。前記トランジスタ
Tl、 T3. T5及びT7はVddとVssとの間
の第一直列枝路を構成し、前記トランジスタT2. T
4゜T6及びT8は第二直列枝路を構成する。トランジ
スタT7及びT8のドレイン領域は、相互接続されてい
る。トランジスタ′1′5及びT6のドレイン領域は1
1;いに接続され、また出力端子Voにも接続されてい
る。トランジスタT3及びT4のドレイン領域も又前記
出力端子vOに接続されている。人力信号aは、トラン
ジスタT1及び′1゛8の前記ゲートに印加され、一方
前記人力信号すはトランジスタT2及びT6のゲ 3 −トに印加される。前記反転信号a及びbはトランジス
タT4及びT5のゲートに印加され、トランジスタT3
及びT7のゲートにも各々印加される。
a及びbにより示される。前記回路は4個のnチャンネ
ルトランジスタTl、 T2. T3及びT4と4個の
pチャンネルトランジスタ間5. T6. T7及びT
8で構成される。電源線(例えば5V)はVddにより
示され、一方Vssは接地線を示す。前記トランジスタ
Tl、 T3. T5及びT7はVddとVssとの間
の第一直列枝路を構成し、前記トランジスタT2. T
4゜T6及びT8は第二直列枝路を構成する。トランジ
スタT7及びT8のドレイン領域は、相互接続されてい
る。トランジスタ′1′5及びT6のドレイン領域は1
1;いに接続され、また出力端子Voにも接続されてい
る。トランジスタT3及びT4のドレイン領域も又前記
出力端子vOに接続されている。人力信号aは、トラン
ジスタT1及び′1゛8の前記ゲートに印加され、一方
前記人力信号すはトランジスタT2及びT6のゲ 3 −トに印加される。前記反転信号a及びbはトランジス
タT4及びT5のゲートに印加され、トランジスタT3
及びT7のゲートにも各々印加される。
前記人力信号a及び1)が共に等しい場合、即し両方が
同時に1又は0である場合に、出力信号V。
同時に1又は0である場合に、出力信号V。
は高く (5v)、他の状態では出力信号は低い(排他
的N0R)ことを容易に示す。
的N0R)ことを容易に示す。
2個のインバータは様々な信号a及びbを形成するのに
必要とされる。信号すのインバータは[1チヤンネルト
ランジスタT9とpチャンネルトランジスタTIOを構
成する。トランジスタT9及びトランジスタTIOのソ
ース領域は接地線νss及び電源線Vddに各々接続さ
れる。トランジスタT9及びトランジスタTIOのドレ
イン領域はトランジスタ]゛3及びトランジスタ′1゛
7のゲート電極に接続される1゜人力信号すはトランジ
スタT9及びTIOのゲート電極に印加される。前記出
力信号すはトランジスタT9及びTIOのドレイン領域
で取り出され、これがトランジスタT3及びトランジス
タ1゛7のゲート電極に印加される。同様の方法で入力
信号aは、nチャンネルトランジスタであるTllとn
チャンネルトランジスタであるT12のインバータTl
l及び1゛12を用いて反転される。
必要とされる。信号すのインバータは[1チヤンネルト
ランジスタT9とpチャンネルトランジスタTIOを構
成する。トランジスタT9及びトランジスタTIOのソ
ース領域は接地線νss及び電源線Vddに各々接続さ
れる。トランジスタT9及びトランジスタTIOのドレ
イン領域はトランジスタ]゛3及びトランジスタ′1゛
7のゲート電極に接続される1゜人力信号すはトランジ
スタT9及びTIOのゲート電極に印加される。前記出
力信号すはトランジスタT9及びTIOのドレイン領域
で取り出され、これがトランジスタT3及びトランジス
タ1゛7のゲート電極に印加される。同様の方法で入力
信号aは、nチャンネルトランジスタであるTllとn
チャンネルトランジスタであるT12のインバータTl
l及び1゛12を用いて反転される。
前記トランジスタT9及びTI2の大きさは、前記イン
バータが実質的に付加されないので、大変小さくするこ
とが出来る。これに反してトランジスタT1ないし1゛
8はかなり人きく選択される。
バータが実質的に付加されないので、大変小さくするこ
とが出来る。これに反してトランジスタT1ないし1゛
8はかなり人きく選択される。
第6図は、第5図による回路の可能な実施例を示すもの
で、この実施例は広いトランジスタの1行と、狭いトラ
ンジスタの2行との組合せにより非常に小さくコンパク
トである。第6図におい一〇、前記配線は折れ線により
簡単に示されている。接続部が互いに交差するところで
は、これらは互いに電気的に絶縁された2つの異なる配
線層により形成することが出来る1、ここで説明された
実施例において、ゲート電極が形成される上記のポリシ
リコン層の他2個の配線層で充分である。前記配線層と
領域又はゲート電極との間の接合は点(ドツト)により
示されている。
で、この実施例は広いトランジスタの1行と、狭いトラ
ンジスタの2行との組合せにより非常に小さくコンパク
トである。第6図におい一〇、前記配線は折れ線により
簡単に示されている。接続部が互いに交差するところで
は、これらは互いに電気的に絶縁された2つの異なる配
線層により形成することが出来る1、ここで説明された
実施例において、ゲート電極が形成される上記のポリシ
リコン層の他2個の配線層で充分である。前記配線層と
領域又はゲート電極との間の接合は点(ドツト)により
示されている。
この図において下側と」二側に2本の線が示され5
6
ており、これらの2本の線は接地線Vss及び電源線V
ddとして各々用いられる。
ddとして各々用いられる。
前記接地線Vssはnチャンネルトランジスタの系のゲ
ート7.1及び7,6に接続される。これらのゲートの
もとでは、全く導通チャンネルを形成することが出来ず
、この結果として前記回路と隣接の回路との間の効果的
な電気的絶縁が得られる。
ート7.1及び7,6に接続される。これらのゲートの
もとでは、全く導通チャンネルを形成することが出来ず
、この結果として前記回路と隣接の回路との間の効果的
な電気的絶縁が得られる。
nチャンネルトランジスタの系に於ける回路も絶縁する
ために、前記電源線Vddはゲート10.1及び10.
6に接続される。更に前記ゲート7.2は前記ゲートl
092に接続され、一方前記ゲート7.3は前記ゲート
10.3に接続され、更にゲート7.4及び7,5は前
記ゲー)10.4及び10.5に各々接続される。前記
人力信号a及びbは、例えば信号線を介して(図示され
ず)前記ゲート7、3/10.3及び7.4/[1,4
に各々印加される。前記接地電位Vssはnチャンネル
トランジスタの狭い行のn型領域20及び21と、nチ
ャンネルトランジスタの広いン〕のn型領域22に印加
される。前記電源電位Vddはnチャンネルトランジス
タの狭い行のn型領域23.24とnチャンネルトラン
ジスタの広い中心の行のn型領域25に印加される前記
n型チャンネルトランジスタ゛r11は、前記ゲート7
.3により構成され、狭いIIn型領域20ソース領域
を構成し、前記狭いn型領域26はドレイン領域を構成
する。前記狭いn型領域26は、ゲート7.5及び10
,5を介して前記行9内のn型領域27に接続される。
ために、前記電源線Vddはゲート10.1及び10.
6に接続される。更に前記ゲート7.2は前記ゲートl
092に接続され、一方前記ゲート7.3は前記ゲート
10.3に接続され、更にゲート7.4及び7,5は前
記ゲー)10.4及び10.5に各々接続される。前記
人力信号a及びbは、例えば信号線を介して(図示され
ず)前記ゲート7、3/10.3及び7.4/[1,4
に各々印加される。前記接地電位Vssはnチャンネル
トランジスタの狭い行のn型領域20及び21と、nチ
ャンネルトランジスタの広いン〕のn型領域22に印加
される。前記電源電位Vddはnチャンネルトランジス
タの狭い行のn型領域23.24とnチャンネルトラン
ジスタの広い中心の行のn型領域25に印加される前記
n型チャンネルトランジスタ゛r11は、前記ゲート7
.3により構成され、狭いIIn型領域20ソース領域
を構成し、前記狭いn型領域26はドレイン領域を構成
する。前記狭いn型領域26は、ゲート7.5及び10
,5を介して前記行9内のn型領域27に接続される。
この領域はpチャンネルトランジスタ’l’ 12のド
レインを構成し、このゲートは電極10.3で構成され
、又このソースはn型領域23で構成される。前記nチ
ャンネルトランジスタT9は前記狭い行6に位置し、前
記ゲート7.4及び前記ソースと前記ドレインとを各々
構成するn型領域21及び28を構成する。前記反転信
号すを供給するn型ドレイン領域28は、ゲート電極7
,2及び10,2に接続され、又前記狭い行8のn型領
域29に接続される。前記p型頭域29はpチャンネル
トランジスタ゛r10のドレイン領域であり、このゲー
トは前記ゲー)Hl、4で構成され、又ソースは前記p
型頭域24で構成される。
レインを構成し、このゲートは電極10.3で構成され
、又このソースはn型領域23で構成される。前記nチ
ャンネルトランジスタT9は前記狭い行6に位置し、前
記ゲート7.4及び前記ソースと前記ドレインとを各々
構成するn型領域21及び28を構成する。前記反転信
号すを供給するn型ドレイン領域28は、ゲート電極7
,2及び10,2に接続され、又前記狭い行8のn型領
域29に接続される。前記p型頭域29はpチャンネル
トランジスタ゛r10のドレイン領域であり、このゲー
トは前記ゲー)Hl、4で構成され、又ソースは前記p
型頭域24で構成される。
前記nチャンネルトランジスタ′r1ないしT4のた7
8
めに前記広い行11内のn型領域が用いられ、−1/J
pチヤンネルトランジスタT5ないしT8のために広い
行12内のn型領域が用いられる。このように、nチャ
ンネルトランジスタTlはソースとしての[1型領域2
2、ドレインとしてのn型領域30及び前記信号aが印
加されるゲート電極7.:)を構成する。。
pチヤンネルトランジスタT5ないしT8のために広い
行12内のn型領域が用いられる。このように、nチャ
ンネルトランジスタTlはソースとしての[1型領域2
2、ドレインとしてのn型領域30及び前記信号aが印
加されるゲート電極7.:)を構成する。。
前記n型領域30は同時に前記信号すのゲート7.2を
有する前記nチャンネルトランジスタT3のソス及びド
レインとしての前記rl型領域31を構成−4る。前記
nチャンネルトランジスタT2は前記ソース領域22、
ゲート7.4及びドレイン領域32を構成する。後者ド
レイン領域32は同時に前記nチャンネルトランジスタ
のソース及び前記ゲート7.5を構成するゲート電極及
び0型領域33により構成されるドレイン領域を構成す
る。前記ドレイン領域31及び33は前記出力信号を取
り出すための出力端子Voに接続されてもよいが、接合
34を用いて相!1−接続されている。
有する前記nチャンネルトランジスタT3のソス及びド
レインとしての前記rl型領域31を構成−4る。前記
nチャンネルトランジスタT2は前記ソース領域22、
ゲート7.4及びドレイン領域32を構成する。後者ド
レイン領域32は同時に前記nチャンネルトランジスタ
のソース及び前記ゲート7.5を構成するゲート電極及
び0型領域33により構成されるドレイン領域を構成す
る。前記ドレイン領域31及び33は前記出力信号を取
り出すための出力端子Voに接続されてもよいが、接合
34を用いて相!1−接続されている。
前記nチャンネルトランジスタT7は、ソースとして(
広い)n型領域25、ゲート電極1t1,2及びドレイ
ン領域としてn型領域35を構成する。前記[)チャン
ネルトランジスタ゛「8も又ソースとして領域25を、
ゲート電極10.3及びn型領域36をドレイン領域と
して構成する。平行に接続されるトランジスタT7及び
T8のドレイン領域35及び36は互いに接続されて、
n型領域:37に接続され、前記nチャンネルトランジ
スタT5のソース領域を構成する。)・ランジスタT5
のゲート電極(信号a)はゲー)1.(L5により構成
され及び前記ドレイン領域はn型領域38で構成される
。この領域は同時にpチャンネルトランジスタ]゛6の
ドレイン領域を構成し、ゲト電極10,4を有し、ソー
ス領域を前記n型領域:(6により構成する。前記領域
38は接合線34に接続され、ここから出力信号vOを
取り出すことができる。
広い)n型領域25、ゲート電極1t1,2及びドレイ
ン領域としてn型領域35を構成する。前記[)チャン
ネルトランジスタ゛「8も又ソースとして領域25を、
ゲート電極10.3及びn型領域36をドレイン領域と
して構成する。平行に接続されるトランジスタT7及び
T8のドレイン領域35及び36は互いに接続されて、
n型領域:37に接続され、前記nチャンネルトランジ
スタT5のソース領域を構成する。)・ランジスタT5
のゲート電極(信号a)はゲー)1.(L5により構成
され及び前記ドレイン領域はn型領域38で構成される
。この領域は同時にpチャンネルトランジスタ]゛6の
ドレイン領域を構成し、ゲト電極10,4を有し、ソー
ス領域を前記n型領域:(6により構成する。前記領域
38は接合線34に接続され、ここから出力信号vOを
取り出すことができる。
2個の大変狭いトランジスタの行及び1個の大変広い行
のpチャンネル領域とnチャンネル領域の両方の組合せ
により、大変コンパクトな構造を得ることができ、必要
とされる空間の大きさは1:。
のpチャンネル領域とnチャンネル領域の両方の組合せ
により、大変コンパクトな構造を得ることができ、必要
とされる空間の大きさは1:。
とじてTIないし′I゛8の広いトランジスタにより決
定される。入力信号a及びbを実質的に反転させる9 0 ために必要とされる4個のトランジスタT9ないしT1
2は付加空間を必要としない。
定される。入力信号a及びbを実質的に反転させる9 0 ために必要とされる4個のトランジスタT9ないしT1
2は付加空間を必要としない。
前記狭い行576及び8/9の少なくとも一方をI(゛
。
。
いに並べて配置するこ杏が可能であるけれども、ここで
述べた形状によれば前記狭い行は広い行の両側に配置さ
れ、回路設計において高い融通性による付加的な利点を
提供するものである。
述べた形状によれば前記狭い行は広い行の両側に配置さ
れ、回路設計において高い融通性による付加的な利点を
提供するものである。
本発明は上記の実施例に限定されるものではなく、本発
明の範囲内において当業者であれば可能な様々な多数の
変形例も可能である。例えば前記nチャンネル領域及び
pチャンネル領域の両方に上記行が3以上配列され、こ
の場合狭い行の幅を有してもよい。前記排他的NOR回
路の代わりに、ここで述べたような前記ゲートアレイ内
にも他の論理ゲート及びメモリ回路の少なくとも1つが
記載されてもよい。
明の範囲内において当業者であれば可能な様々な多数の
変形例も可能である。例えば前記nチャンネル領域及び
pチャンネル領域の両方に上記行が3以上配列され、こ
の場合狭い行の幅を有してもよい。前記排他的NOR回
路の代わりに、ここで述べたような前記ゲートアレイ内
にも他の論理ゲート及びメモリ回路の少なくとも1つが
記載されてもよい。
第1図は機能を決定する配線が設けられる前のゲートア
レイの平面図であり、第2図、第3図及び第4図は第1
図に於イテ、線n−11、線fil −II+及び線r
v Trvの各々に於けるこの回路の断面図を示シ、第
5 図ハ排他的NORケ−) (E!X[:、N0R)
の回路図を示し、第6図は第1図のゲートアレイに於け
るゲートの実施例を概略的に示すものである11■・・
・単結晶半導体基体、 2・・単結晶半導体基体の表面、 3・・・nチャンネルトランジスタの系、4・・・nチ
ャンネルトランジスタの系、5・・・nチャンイ、ルの
第一行、 6・・・nチャンネルの第三行、 7・・・共通nチャンネルゲート電極、8・・・pチャ
ンネルの第一行、 9・・・pチャンネルの第三行、 10・・・共通pチャンネルゲート電極、11・・・n
チャンネルの第1行、 12・・・pチャンネルの第三行、 13.15・・・n型領域、 14・・・薄い絶縁酸化層、 1 2 15・・・ポケット、 16・・・フィールド酸化物、 17・・・コンタクト面、 20.2k 22.23、洞、2(j1n型領域、 25.27.29.35、:36.37.34・・・接
合線、 46・・・p型表面領域。 28. 30、 :31. 32. 38・・・p型頭域、
レイの平面図であり、第2図、第3図及び第4図は第1
図に於イテ、線n−11、線fil −II+及び線r
v Trvの各々に於けるこの回路の断面図を示シ、第
5 図ハ排他的NORケ−) (E!X[:、N0R)
の回路図を示し、第6図は第1図のゲートアレイに於け
るゲートの実施例を概略的に示すものである11■・・
・単結晶半導体基体、 2・・単結晶半導体基体の表面、 3・・・nチャンネルトランジスタの系、4・・・nチ
ャンネルトランジスタの系、5・・・nチャンイ、ルの
第一行、 6・・・nチャンネルの第三行、 7・・・共通nチャンネルゲート電極、8・・・pチャ
ンネルの第一行、 9・・・pチャンネルの第三行、 10・・・共通pチャンネルゲート電極、11・・・n
チャンネルの第1行、 12・・・pチャンネルの第三行、 13.15・・・n型領域、 14・・・薄い絶縁酸化層、 1 2 15・・・ポケット、 16・・・フィールド酸化物、 17・・・コンタクト面、 20.2k 22.23、洞、2(j1n型領域、 25.27.29.35、:36.37.34・・・接
合線、 46・・・p型表面領域。 28. 30、 :31. 32. 38・・・p型頭域、
Claims (1)
- 【特許請求の範囲】 1、半導体基体の一表面にnチャンネルMOSトランジ
スタの第一行及び隣接の平行な第二行を備え、これら両
方の行の上に前記行の方向を横切り延在する導体トラッ
ク形状の共通ゲート電極を有し、pチャンネルMOSト
ランジスタの第一行及び隣接の平行な第二行を備え、こ
れら両方の行の上に前記行の方向を横切り延在する導体
トラック形状の共通ゲート電極を有するゲートアレイ方
式CMOS集積回路において、nチャンネルトランジス
タの第一行及び第二行の近く及びpチャンネルトランジ
スタの第一行及び第二行の近くに、各々nチャンネルト
ランジスタ及びpチャンネルトランジスタの他の(少な
くとも)1行(第3行として示す)を前記第一行及び第
二行に対し平行に延在するように配置し、nチャンネル
トランジスタの第一行及び第二行のゲート電極は同時に
nチャンネルトランジスタの第三行のゲート電極を構成
し、pチャンネルトランジスタの第一行及び第二行のゲ
ート電極は同時にpチャンネルトランジスタの第三行の
ゲート電極を構成すると同時に、nチャンネルトランジ
スタ及びpチャンネルトランジスタの第三行のトランジ
スタは、各々nチャンネルトランジスタ及びpチャンネ
ルトランジスタの第一行及び第二行のトランジスタの幅
の少なくとも3倍の幅を各々有することを特徴とするゲ
ートアレイ方式CMOS集積回路。 2、特許請求の範囲第1項に記載のゲートアレイ方式C
MOS集積回路におて、nチャンネルトランジスタの第
三行及びpチャンネルトランジスタの第三行の電界効果
トランジスタの幅が、各々nチャンネルトランジスタの
第一行及び第二行及びpチャンネルトランジスタの第一
行及び第二行の電界効果型トランジスタの幅の少なくと
も約4倍であることを特徴とするゲートアレイ方式CM
OS集積回路。 3、特許請求の範囲第1項又は第2項に記載のゲートア
レイ方式CMOS集積回路におて、nチャンネルトラン
ジスタの第三行及びpチャンネルトランジスタの第三行
は、各々nチャンネルトランジスタの第一行と第二行と
の間及びpチャンネルトランジスタの第一行と第二行と
の間に配置することを特徴とするゲートアレイ方式CM
OS集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8902629 | 1989-10-24 | ||
NL8902629A NL8902629A (nl) | 1989-10-24 | 1989-10-24 | Geintegreerde cmos-schakeling. |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03152970A true JPH03152970A (ja) | 1991-06-28 |
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Family
ID=19855506
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (8)
Country | Link |
---|---|
EP (1) | EP0425032B1 (ja) |
JP (1) | JP3060235B2 (ja) |
KR (1) | KR0185976B1 (ja) |
AT (1) | ATE147543T1 (ja) |
DE (1) | DE69029642T2 (ja) |
NL (1) | NL8902629A (ja) |
RU (1) | RU2025829C1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60130140A (ja) * | 1983-12-17 | 1985-07-11 | Toshiba Corp | 半導体集積回路装置 |
JPH0695570B2 (ja) * | 1985-02-07 | 1994-11-24 | 三菱電機株式会社 | 半導体集積回路装置 |
-
1989
- 1989-10-24 NL NL8902629A patent/NL8902629A/nl not_active Application Discontinuation
-
1990
- 1990-10-19 EP EP90202798A patent/EP0425032B1/en not_active Expired - Lifetime
- 1990-10-19 DE DE69029642T patent/DE69029642T2/de not_active Expired - Fee Related
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- 1990-10-22 JP JP2284126A patent/JP3060235B2/ja not_active Expired - Fee Related
- 1990-10-22 UA UA4831588A patent/UA27693C2/uk unknown
- 1990-10-22 RU SU4831588/25A patent/RU2025829C1/ru not_active IP Right Cessation
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KR0185976B1 (en) | 1999-04-15 |
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UA27693C2 (uk) | 2000-10-16 |
DE69029642T2 (de) | 1997-07-10 |
JP3060235B2 (ja) | 2000-07-10 |
KR910008818A (ko) | 1991-05-31 |
RU2025829C1 (ru) | 1994-12-30 |
DE69029642D1 (de) | 1997-02-20 |
EP0425032A1 (en) | 1991-05-02 |
NL8902629A (nl) | 1991-05-16 |
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