JPS6324636A - 半導体集積回路スタンダ−ドセル - Google Patents
半導体集積回路スタンダ−ドセルInfo
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- JPS6324636A JPS6324636A JP16668786A JP16668786A JPS6324636A JP S6324636 A JPS6324636 A JP S6324636A JP 16668786 A JP16668786 A JP 16668786A JP 16668786 A JP16668786 A JP 16668786A JP S6324636 A JPS6324636 A JP S6324636A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 14
- 230000008018 melting Effects 0.000 claims description 2
- 238000002844 melting Methods 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路スタンダードセルに関し、特に
チップ面積の縮小に有効なスタンダードセルに関する。
チップ面積の縮小に有効なスタンダードセルに関する。
従来半導体集積回路のスタンダードセルは、所要の素子
と、これらを接続する複数の配線とで構成し、論理等の
所要の機能を有するセル回路を構成している。そして、
このセルを集積回路として構成する場合には、複数のセ
ルを相互に或いは外部の他の回路に配線接続する必要が
ある。このため、各セルにはセル領域内においてセル内
部配線を行う−の導電層に入力接点及び出力接点を設け
、この入力接点、出力接点を他の導電層に接続し、この
他の導電層を介して相互及び外部への配線を行っている
。
と、これらを接続する複数の配線とで構成し、論理等の
所要の機能を有するセル回路を構成している。そして、
このセルを集積回路として構成する場合には、複数のセ
ルを相互に或いは外部の他の回路に配線接続する必要が
ある。このため、各セルにはセル領域内においてセル内
部配線を行う−の導電層に入力接点及び出力接点を設け
、この入力接点、出力接点を他の導電層に接続し、この
他の導電層を介して相互及び外部への配線を行っている
。
上述した従来のスタンダードセルでは、セルに設けたー
の導電層、つまり第１導電層の入力接点及び出力接点が
予めレイアウト配置した位置に固定的に設けられている
ため、このセルの上層に設けた他の導電層、つまり第２
の導電層を用いてセルを相互に及び外部回路に接続する
場合にこの第２ｙＬ電層の延設に制約を受けることがあ
る。例えば、複数設けられる種々の配線のレイアウトの
理由から、前記第２導電層を人力接点や出力接点位置に
延設してここで第１導電層との直接接続を行うことが難
しい場合には、第１導電層を一部セル領域の外部に引き
出し、この位置において第２導電層とのコンタクトを取
るように構成することが要求される。
の導電層、つまり第１導電層の入力接点及び出力接点が
予めレイアウト配置した位置に固定的に設けられている
ため、このセルの上層に設けた他の導電層、つまり第２
の導電層を用いてセルを相互に及び外部回路に接続する
場合にこの第２ｙＬ電層の延設に制約を受けることがあ
る。例えば、複数設けられる種々の配線のレイアウトの
理由から、前記第２導電層を人力接点や出力接点位置に
延設してここで第１導電層との直接接続を行うことが難
しい場合には、第１導電層を一部セル領域の外部に引き
出し、この位置において第２導電層とのコンタクトを取
るように構成することが要求される。
このため、第１及び第２の導電層を接続するためのコン
タクト領域をスタンダードセル領域とは別の箇所に確保
する必要があり、このコンタクト領域のためのスペース
を新たに確保することによってセルの集積密度が低減さ
れ、或いはチップ面積を縮小する上での障害にな、って
いる。
タクト領域をスタンダードセル領域とは別の箇所に確保
する必要があり、このコンタクト領域のためのスペース
を新たに確保することによってセルの集積密度が低減さ
れ、或いはチップ面積を縮小する上での障害にな、って
いる。
本発明の半導体集積回路スタンダードセルは、第１及び
第２の導電層を接続するための特別な領域を設けること
なく両導電層の接続を可能とし、セルの集積密度の向上
及びチップ面積の縮小を可能とするものである。
第２の導電層を接続するための特別な領域を設けること
なく両導電層の接続を可能とし、セルの集積密度の向上
及びチップ面積の縮小を可能とするものである。
本発明の半４体集積回路スタンダードセルは、スタンダ
ードセル領域の略全幅方向に亘って第１導電層を延設し
、第２導電層はこの第１導電層と直交する方向に延設し
、両導電層が交差する任意の位置にコンタクト部を配設
する構成としている。
ードセル領域の略全幅方向に亘って第１導電層を延設し
、第２導電層はこの第１導電層と直交する方向に延設し
、両導電層が交差する任意の位置にコンタクト部を配設
する構成としている。
次に、本発明を図面を参照して説明する。
図は本発明の一実施例の平面レイアウト図であり、ここ
ではＰチャネルＭＯ３）ランジスタとＮチャネルＭＯ５
）ランジスタとからなる相補型ＭＯＳトランジスタ（０
ＭＯ５）を２つ用いたノンインバーテイングバッファを
構成した例を示している。
ではＰチャネルＭＯ３）ランジスタとＮチャネルＭＯ５
）ランジスタとからなる相補型ＭＯＳトランジスタ（０
ＭＯ５）を２つ用いたノンインバーテイングバッファを
構成した例を示している。
即ち、半導体集積回路ｌのスタンダードセル領域にはＰ
チャネルＭＯ３）ランジスタ列２とＮチャネルＭＯ３）
ランジスタ列３とを適宜寸法離して対向配置している。
チャネルＭＯ３）ランジスタ列２とＮチャネルＭＯ３）
ランジスタ列３とを適宜寸法離して対向配置している。
これらＰチャネルＭＯＳトランジスタ列２及びＮチャネ
ルＭＯ３）ランジスタ列３は、多結晶シリコン層４や第
１アルミニウム層５によって夫々２個のトランジスタ２
Ａ、２Ｂ及び３Ａ、３Ｂとして構成しており、対応する
Ｐ及びＮの各チャネルＭＯ５Ｉ−ランジスタ２Ａと３Ａ
及び２Ｂと３Ｂとで夫々ＣＭＯ３６Ａ、６Ｂを構成して
いる。
ルＭＯ３）ランジスタ列３は、多結晶シリコン層４や第
１アルミニウム層５によって夫々２個のトランジスタ２
Ａ、２Ｂ及び３Ａ、３Ｂとして構成しており、対応する
Ｐ及びＮの各チャネルＭＯ５Ｉ−ランジスタ２Ａと３Ａ
及び２Ｂと３Ｂとで夫々ＣＭＯ３６Ａ、６Ｂを構成して
いる。
そして、一方のＣＭＯ５６Ａには多結晶シリコン層４と
第１アルミニウム層５の一部４ａ、５ａで入力接点層７
に接続し、また他方の０ＭＯ３６Ｂには多結晶シリコン
層４と第１アルミニウム層５の他の一部４ｂ、５ｂで出
力接点層８に接続している。これら入力接点層７及び出
力接点Ｎ８は前記第１アルミニウム配線５と同時に形成
した第１アルミニウム配線からなり、前記各ＭＯ３）ラ
ンジスタ列２，３の両側においてＭＯＳ）ランジスタ列
２，３の幅方向に延設し、その長さはセル領域の略全幅
に至るように設定している。
第１アルミニウム層５の一部４ａ、５ａで入力接点層７
に接続し、また他方の０ＭＯ３６Ｂには多結晶シリコン
層４と第１アルミニウム層５の他の一部４ｂ、５ｂで出
力接点層８に接続している。これら入力接点層７及び出
力接点Ｎ８は前記第１アルミニウム配線５と同時に形成
した第１アルミニウム配線からなり、前記各ＭＯ３）ラ
ンジスタ列２，３の両側においてＭＯＳ）ランジスタ列
２，３の幅方向に延設し、その長さはセル領域の略全幅
に至るように設定している。
このように構成したセルにおいて、図外の絶縁膜上に配
設する第２アルミニウム層ｌＯは、図示のようにセル領
域上でＭＯＳトランジスタ列２゜３の長さ方向に向けて
、つまり前記入力接点層７及び出力接点層８と直交する
方向に向けて延設している。ここでは、第２アルミニウ
ム層１０は複数本を並行に配列しており、その一部は電
源配線１０Ａとして、また他の一部は接地配＊１０Ｂと
して夫々配設し、これらの配線１０Ａ、ＩＯＢの間に入
力、出力に接続される配線列１０Ｃを配設した構成とし
ている。
設する第２アルミニウム層ｌＯは、図示のようにセル領
域上でＭＯＳトランジスタ列２゜３の長さ方向に向けて
、つまり前記入力接点層７及び出力接点層８と直交する
方向に向けて延設している。ここでは、第２アルミニウ
ム層１０は複数本を並行に配列しており、その一部は電
源配線１０Ａとして、また他の一部は接地配＊１０Ｂと
して夫々配設し、これらの配線１０Ａ、ＩＯＢの間に入
力、出力に接続される配線列１０Ｃを配設した構成とし
ている。
そして、電源配線１０Ａは電源コンタク）１１により前
記ＰチャネルＭＯ５）ランジスタ列２に接続し、接地配
線１０Ｂは接地コンタクト１２により前記ＮチャネルＭ
ＯＳトランジスタ列３に接続している。また、入力、出
力の配線列１０Ｃは、前記入力接点層７と出力接点層８
と交差する箇所の中、任意の交差位置に入力コンタクト
１３及び出力コンタクト１４を配設して夫々の接続を行
っている。
記ＰチャネルＭＯ５）ランジスタ列２に接続し、接地配
線１０Ｂは接地コンタクト１２により前記ＮチャネルＭ
ＯＳトランジスタ列３に接続している。また、入力、出
力の配線列１０Ｃは、前記入力接点層７と出力接点層８
と交差する箇所の中、任意の交差位置に入力コンタクト
１３及び出力コンタクト１４を配設して夫々の接続を行
っている。
したがって、この構成によれば、入力、出力の配線列１
０Ｃに設ける入力コンタクト１３及び出力コンタク）１
４は、夫々入力接点層７や出力接点層８の長さ方向の任
意の位置に設定できる。このため、セルのレイアウトや
他の配線レイアウト等によってコンタクトの配設位置に
制約を受ける場合でも、セル領域内の比較的に自由な位
置にコンタクトを配設できる。
０Ｃに設ける入力コンタクト１３及び出力コンタク）１
４は、夫々入力接点層７や出力接点層８の長さ方向の任
意の位置に設定できる。このため、セルのレイアウトや
他の配線レイアウト等によってコンタクトの配設位置に
制約を受ける場合でも、セル領域内の比較的に自由な位
置にコンタクトを配設できる。
これにより第１導電層と第２導電層との接続をセル領域
外において行う必要はなく、そのためのスペースを確保
する必要はない。したがって、この分のスペースの低減
を達成でき、セル集積密度の向上及びチップ面積の縮小
を実現できる。
外において行う必要はなく、そのためのスペースを確保
する必要はない。したがって、この分のスペースの低減
を達成でき、セル集積密度の向上及びチップ面積の縮小
を実現できる。
ここで、前記実施例はスタンダードセルの一例を示した
ものにすぎず、他の種々の構成のセルにおいても同様に
適用できる。
ものにすぎず、他の種々の構成のセルにおいても同様に
適用できる。
また、前例では第１導電層と第２導電層を夫々アルミニ
ウム層で構成した場合を説明したが、夫々が多結晶シリ
コン層の場合、一方が多結晶シリコン層で他方がアルミ
ニウム層の場合、更には一方或いは両者がポリサイド層
や高融点金属層の場合等、種々の組み合わせによる構成
も可能である。
ウム層で構成した場合を説明したが、夫々が多結晶シリ
コン層の場合、一方が多結晶シリコン層で他方がアルミ
ニウム層の場合、更には一方或いは両者がポリサイド層
や高融点金属層の場合等、種々の組み合わせによる構成
も可能である。
〔発明の効果〕′
以上説明したように本発明は、スタンダードセル領域の
略全幅方向に亘って第１４電層を延設し、第２導電層は
この第１導電層と直交する方向に延設し、両扉電層が交
差する任意の位置にコンタクト部を配設する構成として
いるので、コンタクト部をセル領域内に配置でき、コン
タクトのための特別のスペースを必要としないので、こ
の分面積を低減してセル集積密度の向上を図り、かつチ
ップ面積の縮小を達成できる。
略全幅方向に亘って第１４電層を延設し、第２導電層は
この第１導電層と直交する方向に延設し、両扉電層が交
差する任意の位置にコンタクト部を配設する構成として
いるので、コンタクト部をセル領域内に配置でき、コン
タクトのための特別のスペースを必要としないので、こ
の分面積を低減してセル集積密度の向上を図り、かつチ
ップ面積の縮小を達成できる。
図は本発明の一実施例を示す平面レイアウト図である。
１・・・半導体基板、２・・・ＰチャネルＭＯ３）ラン
ジスタ列、２Ａ、２Ｂ・・・ＰチャネルＭｏｃ；トラン
ジスタ、３・・・ＮチャネルＭＯＳトランジスタ列、３
Ａ、３Ｂ・・・ＮチャネルＭＯ３）ランジスタ、４・・
・多結晶シリコン層、５・・・アルミニウム層、６Ａ。 ６Ｂ・・・０ＭＯ３，？・・・入力接点層（第１アルミ
ニウムＮ）、８・・・出力接点層（第１アルミニウム層
）１０・・・第２アルミニウム層、１１・・・電源コン
タクト、１２・・・接地コンタクト、１３・・・入力コ
ンタクト、１４・・・出力コンタクト。 代理人 弁理士 鈴 木 章 夫 。
ジスタ列、２Ａ、２Ｂ・・・ＰチャネルＭｏｃ；トラン
ジスタ、３・・・ＮチャネルＭＯＳトランジスタ列、３
Ａ、３Ｂ・・・ＮチャネルＭＯ３）ランジスタ、４・・
・多結晶シリコン層、５・・・アルミニウム層、６Ａ。 ６Ｂ・・・０ＭＯ３，？・・・入力接点層（第１アルミ
ニウムＮ）、８・・・出力接点層（第１アルミニウム層
）１０・・・第２アルミニウム層、１１・・・電源コン
タクト、１２・・・接地コンタクト、１３・・・入力コ
ンタクト、１４・・・出力コンタクト。 代理人 弁理士 鈴 木 章 夫 。
Claims (1)
- （１）所要の素子と導電層とでセルを構成してなる半導
体集積回路スタンダードセルにおいて、このスタンダー
ドセル領域の略全幅方向に亘って第１導電層を延設する
とともに、この第１導電層とは絶縁分離された第２導電
層をこの第１導電層と直交する方向に延設し、前記セル
領域内において両導電層が交差する位置にコンタクト部
を配設したことを特徴とする半導体集積回路スタンダー
ドセル。 （１）第１導電層及び第２導電層が、アルミニウム層、
多結晶シリコン層、ポリサイド層及び高融点金属層のい
ずれかである特許請求の範囲第１項記載の半導体集積回
路スタンダードセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61166687A JP2634800B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路スタンダードセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61166687A JP2634800B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路スタンダードセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324636A true JPS6324636A (ja) | 1988-02-02 |
| JP2634800B2 JP2634800B2 (ja) | 1997-07-30 |
Family
ID=15835873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61166687A Expired - Fee Related JP2634800B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路スタンダードセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634800B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866343A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61240652A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 半導体集積回路装置 |
| JPS62273751A (ja) * | 1986-05-21 | 1987-11-27 | Nec Corp | 集積回路 |
-
1986
- 1986-07-17 JP JP61166687A patent/JP2634800B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866343A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61240652A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 半導体集積回路装置 |
| JPS62273751A (ja) * | 1986-05-21 | 1987-11-27 | Nec Corp | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2634800B2 (ja) | 1997-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |