JPH0122736B2 - - Google Patents
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- JPH0122736B2 JPH0122736B2 JP57002091A JP209182A JPH0122736B2 JP H0122736 B2 JPH0122736 B2 JP H0122736B2 JP 57002091 A JP57002091 A JP 57002091A JP 209182 A JP209182 A JP 209182A JP H0122736 B2 JPH0122736 B2 JP H0122736B2
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- gate electrode
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路装置に関するもの
である。
である。
一般に、半導体集積回路装置、特にマスタース
ライス方式ゲートアレイLSIで用いられる相補型
MOSトランジスタ集積回路装置のゲートアレイ
としては、第1図に示すように、シリコンチツプ
1の周辺に、LSI外部回路と接続される入出力回
路2及びこの入出力回路2と接続され、その内側
にゲートをアレイ状に配列し、この内部ゲート上
に絶縁層を介して形成された第1層目のアルミ及
び第2層目のアルミにより配線した内部論理機能
素子の集合体である内部回路3とにより構成さ
れ、この内部回路3の上側と下側に隣接して、配
線領域が設けられたものである。
ライス方式ゲートアレイLSIで用いられる相補型
MOSトランジスタ集積回路装置のゲートアレイ
としては、第1図に示すように、シリコンチツプ
1の周辺に、LSI外部回路と接続される入出力回
路2及びこの入出力回路2と接続され、その内側
にゲートをアレイ状に配列し、この内部ゲート上
に絶縁層を介して形成された第1層目のアルミ及
び第2層目のアルミにより配線した内部論理機能
素子の集合体である内部回路3とにより構成さ
れ、この内部回路3の上側と下側に隣接して、配
線領域が設けられたものである。
そして、内部回路3はPチヤンネルMOSトラ
ンジスタとnチヤンネルMOSトランジスタとで
対をなす相補型MOSトランジスタを複数有し、
これら複数のうちの所望個数により論理機能素子
を複数構成し、これら論理機能素子の集合体とし
たものである。
ンジスタとnチヤンネルMOSトランジスタとで
対をなす相補型MOSトランジスタを複数有し、
これら複数のうちの所望個数により論理機能素子
を複数構成し、これら論理機能素子の集合体とし
たものである。
この様に構成された内部回路3において、論理
機能素子内のPチヤンネルMOSトランジスタお
よびnチヤンネルMOSトランジスタの配線、な
らびに論理機能素子相互の配線は、通常Pチヤン
ネルMOSトランジスタおよびnチヤンネルMOS
トランジスタを構成するゲート電極上に絶縁層を
介して形成されるアルミ層により配線されるもの
である。
機能素子内のPチヤンネルMOSトランジスタお
よびnチヤンネルMOSトランジスタの配線、な
らびに論理機能素子相互の配線は、通常Pチヤン
ネルMOSトランジスタおよびnチヤンネルMOS
トランジスタを構成するゲート電極上に絶縁層を
介して形成されるアルミ層により配線されるもの
である。
ところで、上記配線は構造上どうしても交差す
る部分が生じるため従来第2図および第3図に示
すような構造がとられていた。第2図は内部回路
3の配線が交差する部分の上面図、第3図は第2
図―断面図であり、図において4,5,6は
n型半導体層7に形成されたドレイン又はソース
である能動領域となるP型不純物拡散領域、8,
9はこれらP型不純物拡散領域4,5,6間に形
成されるゲート領域10,11上に設けられたゲ
ート電極、12,13,14はP型半導体層に形
成されたドレイン又はソースである能動領域とな
るn型不純物拡散領域、15,16はこれらn型
不純物拡散領域12,13,14間に形成される
ゲート領域上に設けられたゲート電極で、ゲート
電極8とゲート電極15とで対をなして相補型
MOSトランジスタを構成するとともにゲート電
極9とゲート電極16とで対をなして相補型
MOSトランジスタを構成するものである。17
ないし25はP型不純物拡散領域4,5,6、n
型不純物拡散領域12,13,14、およびゲー
ト電極8,9,15,16上に絶縁層である酸化
膜26を介して形成された第1層目のアルミ層か
らなる配線で、17は正電源電位となる正電源
線、18,19,20,21はP型不純物拡散領
域4,5,6上に位置する信号線、22,23,
24はn型不純物拡散領域12,13,14上に
位置する信号線、25はアース電位となるアース
線である。27,28はさらに絶縁層29を介し
て形成された第2層目のアルミ層からなる配線
で、27はゲート電極8,9間にそれらと平行
に、かつ信号線19,20と交差して位置し、一
端がスルホール30を介して信号線18の端部と
接続され、他端がスルホール31を介して信号線
21の端部と接続され、信号線18と21とを電
気的につなぐ接続線、28はゲート電極15,1
6間にそれらと平行に、かつ信号線23と交差し
て位置し、一端がスルホール32を介して信号線
22の端部と接続され、他端がスルホール33を
介して信号線24の端部と接続され、信号線22
と24とを電気的につなぐ接続線、34は絶縁層
である酸化膜、35は基板である。
る部分が生じるため従来第2図および第3図に示
すような構造がとられていた。第2図は内部回路
3の配線が交差する部分の上面図、第3図は第2
図―断面図であり、図において4,5,6は
n型半導体層7に形成されたドレイン又はソース
である能動領域となるP型不純物拡散領域、8,
9はこれらP型不純物拡散領域4,5,6間に形
成されるゲート領域10,11上に設けられたゲ
ート電極、12,13,14はP型半導体層に形
成されたドレイン又はソースである能動領域とな
るn型不純物拡散領域、15,16はこれらn型
不純物拡散領域12,13,14間に形成される
ゲート領域上に設けられたゲート電極で、ゲート
電極8とゲート電極15とで対をなして相補型
MOSトランジスタを構成するとともにゲート電
極9とゲート電極16とで対をなして相補型
MOSトランジスタを構成するものである。17
ないし25はP型不純物拡散領域4,5,6、n
型不純物拡散領域12,13,14、およびゲー
ト電極8,9,15,16上に絶縁層である酸化
膜26を介して形成された第1層目のアルミ層か
らなる配線で、17は正電源電位となる正電源
線、18,19,20,21はP型不純物拡散領
域4,5,6上に位置する信号線、22,23,
24はn型不純物拡散領域12,13,14上に
位置する信号線、25はアース電位となるアース
線である。27,28はさらに絶縁層29を介し
て形成された第2層目のアルミ層からなる配線
で、27はゲート電極8,9間にそれらと平行
に、かつ信号線19,20と交差して位置し、一
端がスルホール30を介して信号線18の端部と
接続され、他端がスルホール31を介して信号線
21の端部と接続され、信号線18と21とを電
気的につなぐ接続線、28はゲート電極15,1
6間にそれらと平行に、かつ信号線23と交差し
て位置し、一端がスルホール32を介して信号線
22の端部と接続され、他端がスルホール33を
介して信号線24の端部と接続され、信号線22
と24とを電気的につなぐ接続線、34は絶縁層
である酸化膜、35は基板である。
しかるに、この様に第1層目のアルミ層の信号
線18,21同士、あるいは信号線22,24同
士を、第2層目のアルミ層の接続線27あるいは
接続線28により接続するようにしたものにあつ
ては、接続線27,28がゲート電極8,9,1
5,16と平行に位置しているため、この箇所に
おいては第2層目のアルミ層を他の信号用として
利用するには邪魔になるので利用できず、内部回
路3の接続上非常に制限を受けるものであつた。
線18,21同士、あるいは信号線22,24同
士を、第2層目のアルミ層の接続線27あるいは
接続線28により接続するようにしたものにあつ
ては、接続線27,28がゲート電極8,9,1
5,16と平行に位置しているため、この箇所に
おいては第2層目のアルミ層を他の信号用として
利用するには邪魔になるので利用できず、内部回
路3の接続上非常に制限を受けるものであつた。
一方、第2層目のアルミ層を信号用として有効
利用するために、例えば第4図および第5図に示
すようなものが考えられる。
利用するために、例えば第4図および第5図に示
すようなものが考えられる。
第4図、第5図において36,36はゲート1
5およびその両側の能動領域であるn型不純物拡
散領域12,13aを含むMOSトランジスタを
一つの構成要素とする論理機能素子とゲート電極
16およびその両側の能動領域であるn型不純物
拡散領域14,13bを含むMOSトランジスタ
を一つの構成要素とする論理機能素子とを分離す
る絶縁層からなる酸化膜で、ゲート電極15,1
6間の基板の一主表面に形成されたものである。
37はこの酸化膜36により論理機能素子と分離
された基板35の一主表面に後に形成される信号
線23をくぐる位置と形成されたP型又はN型の
不純物拡散領域で、この上面を覆う酸化膜26を
貫通するスルホール38,39を介して信号線2
2の端部および信号線24の端部にそれぞれ接続
され、信号線22および24をつなぐものであ
る。
5およびその両側の能動領域であるn型不純物拡
散領域12,13aを含むMOSトランジスタを
一つの構成要素とする論理機能素子とゲート電極
16およびその両側の能動領域であるn型不純物
拡散領域14,13bを含むMOSトランジスタ
を一つの構成要素とする論理機能素子とを分離す
る絶縁層からなる酸化膜で、ゲート電極15,1
6間の基板の一主表面に形成されたものである。
37はこの酸化膜36により論理機能素子と分離
された基板35の一主表面に後に形成される信号
線23をくぐる位置と形成されたP型又はN型の
不純物拡散領域で、この上面を覆う酸化膜26を
貫通するスルホール38,39を介して信号線2
2の端部および信号線24の端部にそれぞれ接続
され、信号線22および24をつなぐものであ
る。
この様に第1層目のアルミ層で形成された信号
線22および24の電気的接続を、基板上に酸化
膜分離により形成された配線領域の不純物拡散領
域37で行うようにしたので、この配線領域にお
ける第2層目のアルミ層を信号線用として利用で
きる利点はあるものの、配線領域を任意の場所に
配置できず特定されるので、製作上問題があり、
特にマスタスライス方式ゲートアレイを形成する
には不適当なものであつた。
線22および24の電気的接続を、基板上に酸化
膜分離により形成された配線領域の不純物拡散領
域37で行うようにしたので、この配線領域にお
ける第2層目のアルミ層を信号線用として利用で
きる利点はあるものの、配線領域を任意の場所に
配置できず特定されるので、製作上問題があり、
特にマスタスライス方式ゲートアレイを形成する
には不適当なものであつた。
この発明は上記した点に鑑みてなされたもので
あり、半導体層の一主表面上にゲート電極が並設
されるとともに各ゲート電極間の半導体層に能動
領域が形成されて複数のMOSトランジスタが構
成される半導体集積回路装置において、複数の
MOSトランジスタの所要個数を用いて少なくと
も2つの論理機能素子を構成し、かつこれら論理
機能素子間に少なくとも2つのMOSトランジス
タを位置せしめ、これらゲート電極をMOSトラ
ンジスタがしや断される所定電位に保持して、論
理機能素子間の分離領域になすとともに、この2
つのMOSトランジスタのゲート電極間に形成さ
れた能動領域を、信号線の配線領域として、信号
線の接続のための金属層を不必要とし、この部分
を信号線として有効利用が図れるようにするとと
もに、信号線の配線領域を任意に選べるようにす
ることを目的とするものである。
あり、半導体層の一主表面上にゲート電極が並設
されるとともに各ゲート電極間の半導体層に能動
領域が形成されて複数のMOSトランジスタが構
成される半導体集積回路装置において、複数の
MOSトランジスタの所要個数を用いて少なくと
も2つの論理機能素子を構成し、かつこれら論理
機能素子間に少なくとも2つのMOSトランジス
タを位置せしめ、これらゲート電極をMOSトラ
ンジスタがしや断される所定電位に保持して、論
理機能素子間の分離領域になすとともに、この2
つのMOSトランジスタのゲート電極間に形成さ
れた能動領域を、信号線の配線領域として、信号
線の接続のための金属層を不必要とし、この部分
を信号線として有効利用が図れるようにするとと
もに、信号線の配線領域を任意に選べるようにす
ることを目的とするものである。
以下にこの発明の一実施例を第6図および第7
図に基づいて説明すると、図において8,9,4
0,41はP型拡散領域4,5a,42,5b,
6間に形成されるゲート領域10,43,44,
11上に並設して形成されたゲート電極で、それ
ぞれ能動領域となるP型不純物拡散領域とゲート
領域とでPチヤネルMOSトランジスタを構成す
る。15,45,46,16はn型拡散領域1
2,13a,47,13b,14間に形成される
ゲート領域上に並設して形成されたゲート電極
で、それぞれ能動領域となるn型拡散領域とゲー
ト領域とでnチヤネルMOSトランジスタを構成
し、対向する上記PチヤネルMOSトランジスタ
とで対をなしてそれぞれ相補型MOSトランジス
タを構成するものである。なお、ゲート電極8お
よび能動領域となるP型不純物拡散領域4,5a
で構成されるPチヤネルMOSトランジスタとゲ
ート電極15および能動領域となるn型不純物拡
散領域12,13aで構成されるnチヤネル
MOSトランジスタとで対をなす相補型MOSトラ
ンジスタはそれ自体で論理機能素子を構成する
か、あるいは第6図において左に配設される1つ
あるいは複数の相補型MOSトランジスタ(図示
せず)と組み合せられて1つの論理機能素子を構
成し、ゲート電極9および能動領域となるP型不
純物拡散領域5b,6で構成されるPチヤネル
MOSトランジスタとゲート電極16および能動
領域となるn型不純物拡散領域13b,14で構
成されるnチヤネルMOSトランジスタとで対を
なす相補型MOSトランジスタはそれ自体で論理
機能素子を構成するか、あるいは第6図において
右に配設される1つあるいは複数の相補型MOS
トランジスタ(図示せず)と組み合せられて1つ
の論理機能素子を構成するものである。48,4
9は絶縁層を貫通して形成され、ゲート電極40
の端部およびゲート電極41の端部と正電源線1
7とをそれぞれ電気的に接続するコンクタトホー
ルで、正電源をゲート電極40および41に供給
することにより、ゲート電極40で構成されるP
チヤネルMOSトランジスタおよびゲート電極4
1で構成されるPチヤネルMOSトランジスタを
非導通にしてゲート電極40,41間のP型不純
物拡散領域42を電気的に分離するものであり、
ゲート電極43、P型不純物拡散領域42、およ
びゲート領域44とで論理機能素子間の分離領域
をなさしめており、ゲート電極40で構成される
PチヤネルMOSトランジスタおよびゲート電極
41で構成されるPチヤネルMOSトランジスタ
とで分離素子を構成するものである。50,51
は絶縁層を貫通して形成され、ゲート電極45の
端部およびゲート電極46の端部と負電極電源と
なるアース線25とをそれぞれ電気的に接続する
コンタクトホールで、ゲート電極45および46
を負電位(一般に接地電位)にすることにより、
ゲート電極45で構成されるnチヤネルMOSト
ランジスタおよびゲート電極46で構成されるn
チヤネルMOSトランジスタを非導通にしてゲー
ト電極45,46間のn型不純物拡散領域47を
電気的に分離するものであり、ゲート電極45に
対応するゲート領域、n型不純物拡散領域47、
およびゲート電極46に対応するゲート領域とで
論理機能素子間の分離領域をなさしめており、ゲ
ート電極45で構成されるnチヤネルMOSトラ
ンジスタおよびゲート領域51で構成されるnチ
ヤネルMOSトランジスタとで分離素子を構成す
るものである。52は絶縁層26を貫通して形成
され、信号線18の端部とP型不純物拡散領域4
2とを電気的に接続するコンタクトホール、53
は絶縁層26を貫通して形成され、信号線21の
端部とP型不純物拡散領域42とを電気的に接続
するコンタクトホールで上記コンタクトホール5
2とともに信号線18と信号線21をP型不純物
拡散領域42に電気的に接続するため、不純物拡
散領域42を配線領域として信号線19,20を
くぐつて信号線18と信号線21とが電気的に接
続されるものである。54は絶縁層を貫通して形
成され、信号線22の端部とn型不純物領域47
とを電気的に接続するコンタクトホール、55は
絶縁層を貫通して形成され、信号線24の端部と
n型不純物領域47とを電気的に接続するコンタ
クトホールで、上記コンタクトホール54ととも
に信号線22と信号線24をn型不純物拡散領域
47に電気的に接続するため、不純物拡散領域4
7を配線領域として信号線23をくぐつて信号線
22と信号線24とが電気的に接続されるもので
ある。
図に基づいて説明すると、図において8,9,4
0,41はP型拡散領域4,5a,42,5b,
6間に形成されるゲート領域10,43,44,
11上に並設して形成されたゲート電極で、それ
ぞれ能動領域となるP型不純物拡散領域とゲート
領域とでPチヤネルMOSトランジスタを構成す
る。15,45,46,16はn型拡散領域1
2,13a,47,13b,14間に形成される
ゲート領域上に並設して形成されたゲート電極
で、それぞれ能動領域となるn型拡散領域とゲー
ト領域とでnチヤネルMOSトランジスタを構成
し、対向する上記PチヤネルMOSトランジスタ
とで対をなしてそれぞれ相補型MOSトランジス
タを構成するものである。なお、ゲート電極8お
よび能動領域となるP型不純物拡散領域4,5a
で構成されるPチヤネルMOSトランジスタとゲ
ート電極15および能動領域となるn型不純物拡
散領域12,13aで構成されるnチヤネル
MOSトランジスタとで対をなす相補型MOSトラ
ンジスタはそれ自体で論理機能素子を構成する
か、あるいは第6図において左に配設される1つ
あるいは複数の相補型MOSトランジスタ(図示
せず)と組み合せられて1つの論理機能素子を構
成し、ゲート電極9および能動領域となるP型不
純物拡散領域5b,6で構成されるPチヤネル
MOSトランジスタとゲート電極16および能動
領域となるn型不純物拡散領域13b,14で構
成されるnチヤネルMOSトランジスタとで対を
なす相補型MOSトランジスタはそれ自体で論理
機能素子を構成するか、あるいは第6図において
右に配設される1つあるいは複数の相補型MOS
トランジスタ(図示せず)と組み合せられて1つ
の論理機能素子を構成するものである。48,4
9は絶縁層を貫通して形成され、ゲート電極40
の端部およびゲート電極41の端部と正電源線1
7とをそれぞれ電気的に接続するコンクタトホー
ルで、正電源をゲート電極40および41に供給
することにより、ゲート電極40で構成されるP
チヤネルMOSトランジスタおよびゲート電極4
1で構成されるPチヤネルMOSトランジスタを
非導通にしてゲート電極40,41間のP型不純
物拡散領域42を電気的に分離するものであり、
ゲート電極43、P型不純物拡散領域42、およ
びゲート領域44とで論理機能素子間の分離領域
をなさしめており、ゲート電極40で構成される
PチヤネルMOSトランジスタおよびゲート電極
41で構成されるPチヤネルMOSトランジスタ
とで分離素子を構成するものである。50,51
は絶縁層を貫通して形成され、ゲート電極45の
端部およびゲート電極46の端部と負電極電源と
なるアース線25とをそれぞれ電気的に接続する
コンタクトホールで、ゲート電極45および46
を負電位(一般に接地電位)にすることにより、
ゲート電極45で構成されるnチヤネルMOSト
ランジスタおよびゲート電極46で構成されるn
チヤネルMOSトランジスタを非導通にしてゲー
ト電極45,46間のn型不純物拡散領域47を
電気的に分離するものであり、ゲート電極45に
対応するゲート領域、n型不純物拡散領域47、
およびゲート電極46に対応するゲート領域とで
論理機能素子間の分離領域をなさしめており、ゲ
ート電極45で構成されるnチヤネルMOSトラ
ンジスタおよびゲート領域51で構成されるnチ
ヤネルMOSトランジスタとで分離素子を構成す
るものである。52は絶縁層26を貫通して形成
され、信号線18の端部とP型不純物拡散領域4
2とを電気的に接続するコンタクトホール、53
は絶縁層26を貫通して形成され、信号線21の
端部とP型不純物拡散領域42とを電気的に接続
するコンタクトホールで上記コンタクトホール5
2とともに信号線18と信号線21をP型不純物
拡散領域42に電気的に接続するため、不純物拡
散領域42を配線領域として信号線19,20を
くぐつて信号線18と信号線21とが電気的に接
続されるものである。54は絶縁層を貫通して形
成され、信号線22の端部とn型不純物領域47
とを電気的に接続するコンタクトホール、55は
絶縁層を貫通して形成され、信号線24の端部と
n型不純物領域47とを電気的に接続するコンタ
クトホールで、上記コンタクトホール54ととも
に信号線22と信号線24をn型不純物拡散領域
47に電気的に接続するため、不純物拡散領域4
7を配線領域として信号線23をくぐつて信号線
22と信号線24とが電気的に接続されるもので
ある。
この様に構成したことにより、信号線18と信
号線21との配線領域上および信号線22と信号
線24との配線領域上においても、信号線18〜
24上に形成される第2層目のアルミ層を他の信
号線として有効に利用でき、しかも複数対の相補
型MOSトランジスタのうち所望の位置の相補型
MOSトランジスタにより、論理機能素子の分離
領域及び信号線の配線領域をとれるものである。
号線21との配線領域上および信号線22と信号
線24との配線領域上においても、信号線18〜
24上に形成される第2層目のアルミ層を他の信
号線として有効に利用でき、しかも複数対の相補
型MOSトランジスタのうち所望の位置の相補型
MOSトランジスタにより、論理機能素子の分離
領域及び信号線の配線領域をとれるものである。
なお、上記実施例では配線領域として、P型不
純物拡散領域42およびn型不純物拡散領域47
をそれぞれ用いたがどちらか一方を用いるもので
も良く、あるいはP型不純物拡散領域42とn型
不純物拡散領域47を直列接続して用いても同様
の効果を奏するものである。
純物拡散領域42およびn型不純物拡散領域47
をそれぞれ用いたがどちらか一方を用いるもので
も良く、あるいはP型不純物拡散領域42とn型
不純物拡散領域47を直列接続して用いても同様
の効果を奏するものである。
また、上記実施例のものでは信号線のアルミ層
を2層とし、第1層目のアルミ層で形成される信
号線も不純物拡散層である。配線領域にて接続し
たが、第2層目のアルミ層で形成される信号線の
接続を行つても良く、信号線のアルミ層が3層以
上のものであつてもいずれかの層のアルミ層で形
成される信号線の接続を不純物拡散領域を用いて
行つても同様の効果を奏するものである。さらに
上記実施例では信号線となる配線材料としてアル
ミ層を利用したが、必要に応じてアルミ層以外の
金属層を用いても良いものである。
を2層とし、第1層目のアルミ層で形成される信
号線も不純物拡散層である。配線領域にて接続し
たが、第2層目のアルミ層で形成される信号線の
接続を行つても良く、信号線のアルミ層が3層以
上のものであつてもいずれかの層のアルミ層で形
成される信号線の接続を不純物拡散領域を用いて
行つても同様の効果を奏するものである。さらに
上記実施例では信号線となる配線材料としてアル
ミ層を利用したが、必要に応じてアルミ層以外の
金属層を用いても良いものである。
この発明は、以上に述べたように、半導体層の
一主表面上にゲート電極が並設されるとともに、
各ゲート電極間の半導体層に能動領域が形成され
て複数のMOSトランジスタが構成される半導体
集積回路において、複数のMOSトランジスタの
所要個数を用いて論理機能素子を構成し、かつこ
れら論理機能素子間に少なくとも2つのMOSト
ランジスタを位置せしめ、これらゲート電極を
MOSトランジスタがしや断される所定電位に保
持して論理機能素子間の分離領域になすととも
に、この2つのMOSトランジスタのゲート電極
間に形成された不純物拡散領域を、信号線の配線
領域としたので、信号線の接続のための金属層を
不必要とし、この部分において他の信号線として
有効利用できるためゲート電極上での配置配線が
容易にでき、かつ信号線の配線領域をゲート電極
が並設された複数のMOSトランジスタのうちの
2つを選ぶことにより達成できるので、設計上裕
度が上がるという効果も有するものである。
一主表面上にゲート電極が並設されるとともに、
各ゲート電極間の半導体層に能動領域が形成され
て複数のMOSトランジスタが構成される半導体
集積回路において、複数のMOSトランジスタの
所要個数を用いて論理機能素子を構成し、かつこ
れら論理機能素子間に少なくとも2つのMOSト
ランジスタを位置せしめ、これらゲート電極を
MOSトランジスタがしや断される所定電位に保
持して論理機能素子間の分離領域になすととも
に、この2つのMOSトランジスタのゲート電極
間に形成された不純物拡散領域を、信号線の配線
領域としたので、信号線の接続のための金属層を
不必要とし、この部分において他の信号線として
有効利用できるためゲート電極上での配置配線が
容易にでき、かつ信号線の配線領域をゲート電極
が並設された複数のMOSトランジスタのうちの
2つを選ぶことにより達成できるので、設計上裕
度が上がるという効果も有するものである。
第1図はゲートアレイ構成図、第2図は従来の
ゲートアレイの内部回路を示す上面図、第3図は
第2図の―の断面図、第4図は従来の他のゲ
ートアレイの内部回路を示す要部表面図、第5図
は第4図の要部の断面図、第6図はこの発明の一
実施例であるゲートアレイの内部回路を示す要部
表面図、第7図は第6図の―の断面図であ
る。 図において、4,5a,42,5b,6はP型
不純物拡散領域、8,9,40,41はゲート電
極、12,13a,47,13b,14はn型不
純物拡散領域、15,16,45,46はゲート
電極、17は正電源線、18〜24は信号線、2
5はアース線、48〜51はコンタクトホール、
52〜55はコンタクトホールである。なお、各
図中同一符号は同一または相当部分を示す。
ゲートアレイの内部回路を示す上面図、第3図は
第2図の―の断面図、第4図は従来の他のゲ
ートアレイの内部回路を示す要部表面図、第5図
は第4図の要部の断面図、第6図はこの発明の一
実施例であるゲートアレイの内部回路を示す要部
表面図、第7図は第6図の―の断面図であ
る。 図において、4,5a,42,5b,6はP型
不純物拡散領域、8,9,40,41はゲート電
極、12,13a,47,13b,14はn型不
純物拡散領域、15,16,45,46はゲート
電極、17は正電源線、18〜24は信号線、2
5はアース線、48〜51はコンタクトホール、
52〜55はコンタクトホールである。なお、各
図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 1 半導体層の一主表面上に複数のゲート電極が
並設されるとともに、各ゲート電極間の半導体層
に能動領域が形成されて複数のMOSトランジス
タが構成されるものにおいて、上記複数のMOS
トランジスタの所要個数を用いて構成される少な
くとも2つの論理機能素子と、これら論理機能素
子間に位置する少なくとも2つのMOSトランジ
スタにより構成され、MOSトランジスタのゲー
ト電極が、MOSトランジスタをしや断させる所
定電位に保持されて分離素子となし、2つのゲー
ト電極下の半導体領域とその半導体領域間に存在
する該能動領域を論理機能素子間の分離領域とな
すとともに、該能動領域を配線領域となす構成と
したことを特徴とする半導体集積回路装置。 2 MOSトランジスタを、PチヤネルMOSトラ
ンジスタとnチヤネルMOSトランジスタとで対
をなす相補型MOSトランジスタとしたことを特
徴とする特許請求の範囲第1項記載の半導体集積
回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57002091A JPS58119648A (ja) | 1982-01-08 | 1982-01-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57002091A JPS58119648A (ja) | 1982-01-08 | 1982-01-08 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58119648A JPS58119648A (ja) | 1983-07-16 |
JPH0122736B2 true JPH0122736B2 (ja) | 1989-04-27 |
Family
ID=11519673
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57002091A Granted JPS58119648A (ja) | 1982-01-08 | 1982-01-08 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58119648A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6025250A (ja) * | 1983-07-21 | 1985-02-08 | Nec Corp | マスタスライス方式半導体集積回路 |
JPH0638468B2 (ja) * | 1984-12-18 | 1994-05-18 | 三洋電機株式会社 | 半導体集積回路装置 |
JPH02280353A (ja) * | 1989-04-20 | 1990-11-16 | Nec Corp | 半導体集積回路 |
JPH0466395U (ja) * | 1990-10-22 | 1992-06-11 | ||
WO2000005764A1 (fr) * | 1998-07-23 | 2000-02-03 | Seiko Epson Corporation | Circuit integre a semiconducteur avec integration sur la plaquette et procede de conception correspondant |
-
1982
- 1982-01-08 JP JP57002091A patent/JPS58119648A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58119648A (ja) | 1983-07-16 |
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