JP3060235B2 - Ｃｍｏｓ集積回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の分野］ 本発明はゲートアレイ方式のCMOS集積回路に関するも
ので、この集積回路は半導体基体の一表面にｎチャンネ
ルMOSトランジスタの第一行及び隣接の平行な第二行を
備え、これら両方の行の上に前記行の方向を横切り延在
する導体トラック形状の共通ゲート電極を有し、ｐチャ
ンネルMOSトランジスタの第一行及び隣接の平行な第二
行を備え、これら両方の行の上に前記行の方向を横切り
延在する導体トラック形状の共通ゲート電極を有する。
この様な装置は米国特許第4,764,798号により既知であ
る。

〔発明の背景〕

ゲートアレイ方式は、既知のように任意の機能を有す
る集積回路を含めて設計から製造までの期間を非常に短
期にする可能性を提供するものである。ソース及びドレ
イン領域と、通常パターンで配置されたｎチャンネル及
びｐチャンネルMOSトランジスタのゲート電極として一
般的に使用されるポリシリコンを含むシリコンウェーハ
が製造されそして提供される。顧客に代わり任意の機能
が集積化されなければならない場合、この機能は１以上
の配線層内のコンタクトホール及び配線のパターンとし
て完全に描くことが出来る。これは製造者にとって、製
造工程の最終段階でのみ既に用意されたウェーハに対し
て必要な処理を実施することを意味する（すなわちコン
タクトホール及び配線層にエッチング工程を施すことで
ある）。

前記電界効果トランジスタの大きさを決定する場合、
特に幅は、一般に妥協点に導かれ決して完全に満足させ
るものではないが、多かれ少なかれ競合する要件を考慮
にいれなければならない。前記幅はドレイン及びソース
の電流方向を横切る面に平行な大きさを意味すると理解
されたい。読み出し専用メモリ（ROM）の場合に、非常
に小さなトランジスタで充分であり、これは非常に高い
記録密度を有する利点がある。これと反対に、かなり大
きなトランジスタが任意の論理機能に必要とされる。こ
の様なトランジスタは行に、連続的に配列されたトラン
ジスタが平行に接続されることにより得られる。しかし
ながら、実際にはこの解決方法は非常に大きな空間を必
要とし又しばしば任意の機能を有する回路を設計する場
合の融通性を大きく損う。

上記米国特許第4,764,798号は、共通ゲート電極を有
するｎチャンネルMOSトランジスタの２つの隣接する行
及び共通ゲート電極を有するｐチャンネル電界効果型ト
ランジスタの２行を１行の代わりに用いることを提案し
ている。所望の箇所で、隣接するｎ型領域及びｐ型領域
が各々互いに接合される場合に、トランジスタは２倍大
きな幅を有して得られる。この配置により、前記融通性
のかなりの増大が得られる。特に、ｎチャンネルトラン
ジスタのチャンネル幅の２倍のチャンネル幅であるｐチ
ャンネルトランジスタを形成し、特に電子に対するホー
ルのほぼ２倍低い移動度を補償することが可能となる。
しかしながら、この場合にチャンネル幅が２よりも大き
な比を有するトランジスタが必要とされ、しかもこの配
置に於いては平行に一行内にトランジスタを接合する必
要がある。

〔発明の概要〕

本発明はとりわけより高い融通性が得られるような配
置を有するゲートアレイ方式の装置を提供するもので、
特にトランジスタのチャンネル幅に対し、空間の大きさ
が全くあるいは実質的に増大しないものを提供すること
である。

本発明は異なるチャンネル幅を有するトランジスタの
行を用いることにより達成することの出来る事実を見い
出したことに基づくものである。

冒頭に記載のような種類のゲートアレイ方式の集積回
路は、本発明によって、ｎチャンネルトランジスタの第
１行及び第２行の近傍とｐチャンネルトランジスタの第
１行及び第２行の近傍とに、少なくとも１つの他のｎチ
ャンネルトランジスタの行（第３行）と少なくとも１つ
の他のｐチャンネルトランジスタの行（第３行）とが、
チャネルに対応づけて配置されかつ当該第１行及び第２
行とに平行に延在し、ｎチャンネルトランジスタの前記
第１行及び第２行のゲート電極は、同時にｎチャンネル
トランジスタの前記第３行のゲート電極を構成し、ｐチ
ャンネルトランジスタの前記第１行及び第２行のゲート
電極は、同時にｐチャンネルトランジスタの前記第３行
のゲート電極を構成するとともに、ｎチャンネルトラン
ジスタ及びｐチャンネルトランジスタの前記第３行のト
ランジスタは、それぞれ、ｎチャンネルトランジスタ及
びｐチャンネルトランジスタの前記第１行及び第２行の
トランジスタの幅の少なくとも３倍の幅を有し、前記第
３行のｎチャンネルトランジスタ及びｐチャンネルトラ
ンジスタは、それぞれ、前記ｎチャンネルトランジスタ
の第１行と第２行との間及び前記ｐチャンネルトランジ
スタの第１行と第２行との間に配置される、と特徴づけ
られる。

例えば、前記第三行のトランジスタの幅が前記第一行
及び第二行のトランジスタの幅の３倍である場合、効果
的なトランジスタの幅を５種の要素で変化することが出
来、同一行内の隣接のトランジスタを用いる必要なし
に、前記３個の行内のトランジスタを平行に接続する簡
便な方法により実現することが出来る。この融通性の増
大を表面領域の拡大なしに充分に達成することができ
る。前記第一行及び第二行の２個の狭いトランジスタを
平行に接合することにより、1:2のチャンネル幅比を上
記米国特許に記載されたのと同様な方法で得ることが出
来る。

本発明による集積回路の好ましい実施例は、ｎチャン
ネルトランジスタの第三行及びｐチャンネルトランジス
タの第三行の電界効果トランジスタの幅が、各々ｎチャ
ンネルトランジスタの第一行及び第二行及びｐチャンネ
ルトランジスタの第一行及び第二行の電界効果型トラン
ジスタの幅の約４倍であることを特徴とする。

〔実施例〕

本発明を図面を参照し、実施例について更に詳細に説
明する。第１図は機能を決定する配線が設けられる前の
ゲートアレイの平面図であり、第２図、第３図及び第４
図は第１図に於いて、線II−II、線III−III及び線IV−
IVの各々に於けるこの回路の断面図を示し、第５図は排
他的NORゲート（EXC.NOR）の回路図を示し、第６図は第
１図のゲートアレイに於けるゲートの実施例を概略的に
示すものである。

これらの上記図は概略的なものであり、縮尺に従って
描かれたものではないことに注意されたい。

第１図の平面図及び第２図、第３図及び第４図に於け
る断面図において、ゲートアレイ回路の一部は、前記ト
ランジスタを前記半導体基体内に形成する工程に於いて
示し、又この装置は更に他の配線により決定される特別
な機能を備えるために用意される。

上記装置が単結晶半導体基体１を備え、この半導体基
体１は、適切な半導体材料で形成あれば如何なるもので
もよく、例えばこの場合に於いてはｐ型導電型シリコン
で構成されている。前記基体１は、その表面２にｎチャ
ンネルトランジスタの系３及びｐチャンネルトランジス
タの系４を備える。前記系３は第一行５及び第二行６を
互いに平行に備え、これら第一行５及び第二行６の両方
の行方向に直角に延在する共通ゲート電極７を有するｎ
チャンネル電界効果型トランジスタを構成する。同様の
方法で前記系４は共通ゲート電極10を有するｐチャンネ
ル電界効果型トランジスタの第一行８及び第二行９を備
える。前記行５及び６のｎチャンネルトランジスタは、
チャンネル幅Wnに等しいか又は少なくとも実質的に等し
い。前記行８及び９の前記ｐチャンネルトランジスタも
またチャンネル幅Wpに等しいかあるいは少なくとも実質
的に等しい。

本発明によれば、前記系３及び４は前記行のそばにｎ
チャンネルトランジスタ及びｐチャンネルトランジスタ
の他の第三行11及び12を各々備え、これらの幅は各々前
記Wn及びWpの少なくとも３倍である。前記ゲート電極７
及び10は、同時に前記ｎチャンネルトランジスタ11及び
ｐチャンネル12のゲート電極を各々構成する。

第２図の断面図より明らかなように、１行の前記ｎチ
ャンネルトランジスタは、直列配置の隣接ｎ型領域13を
構成する。前記領域13の間のｐ型基板の部分は、チャン
ネル領域を構成し、これらのチャンネル領域は、ゲート
絶縁物を構成する薄い絶縁酸化層14により前記ゲート電
極７と分離されている。この構成に於いて、ゲート電極
７及びこのゲート電極の右側と左側に位置する前記ｎ型
領域13が互いに適切に接合されてトランジスタを形成す
ることが出来る。このトランジスタは絶縁されてもよ
く、必要または所望であれば、隣り合うゲート電極に充
分に低い電位が印加される（ゲート分離）。

ｐチャンネルトランジスタの行は、ｎ型領域15を構成
し、このｎ型領域は一般にポケット（pocket）またはウ
ェル（well）と称し、ｐ型基板１に形成される（第３図
参照）。前記ｎ型領域15において、直列配置のｐ型表面
領域46が設けられ、前記ゲート10と共に前記チャンネル
を構成する前記ｎ型領域15の中間部分と共に前記ｎ型領
域13として同様の方法でトランジスタを構成することが
出来る。前記チャンネルトランジスタ間の絶縁は、隣接
のゲート電極10に高い正電圧を印加することにより得る
ことが出来る。

前記ｎチャンネルトランジスタ及びｐチャンネルトラ
ンジスタのチャンネル幅は、第４図に概略的に示されて
おり、この第４図において前記集積回路の断面図はゲー
ト電極７及びゲート電極10に沿う一直線を示す。第４図
の左側半分は、ｎチャンネルトランジスタの系の断面図
を示す。中央部に、比較的大きなチャンネル幅を有する
電界効果トランジスタを構成する前記第３行11を配置す
る。前記ｎチャンネルトランジスタの第３行11の両側
に、前記第１行５及び第二行６が比較的小さなチャンネ
ル幅を有するトランジスタが配置される。同様の方法
で、第４図の右側半分の中央部にｐチャンネルトランジ
スタの第三行12のｐチャンネルトランジスタの幅及び第
１行８及び第二行９のｐチャンネルの全てが示されてい
る。

第４図から更に明らかなように、前記行５、６、８、
９、11及び12を配置する領域は、比較的厚いフィールド
酸化物16により横方向に境界つけられ、この厚いフィー
ルド酸化物は部分的に前記基板１に埋没し、前記ゲート
絶縁物14よりも比較的より厚い厚さを有する。前記フィ
ールド酸化物16上に（第１図参照）前記ゲート電極７及
び10のコンタクト面（contact pad）17を配置し、この
コンタクト面で設けられるべき配線との接合が後の工程
で形成することができる。

トランジスタの行のためのｐチャンネルトランジスタ
の系４では共通ｎ型ポケット15が設けられることに注目
されたい。前記３個の行８、９及び12も、しかしなが
ら、所望であれば、各々分離ポケット15に設けてもよ
い。

前記行11及び12の幅は前記行５、６及び８、９の各々
の幅よりも少なくとも３倍以上の幅であり、この結果、
既に述べたように、効果的な幅の広い選択が可能であ
る。一つの実施例において、前記行５、６、８及び９の
幅が約２μｍであったのに対し、前記行11の幅は約９μ
ｍで前記行12の幅は約12μｍで、この結果として、チャ
ンネル幅においてより大きな比が可能である。

第５図及び第６図を参照して、いわゆる排他的NOR回
路（Exclusive NOR circuit）の製造について説明す
る。第５図は上記回路の回路図を示し、この回路図は一
例として２個の入力端子を有する。入力信号はａ及びｂ
により示され、一方反転信号は各々及びにより示さ
れる。前記回路は４個のｎチャンネルトランジスタT1,T
2,T3及びT4と４個のｐチャンネルトランジスタT5,T6,T7
及びT8で構成される。電源線（例えば5V）はVddにより
示され、一方Vssは接地線を示す。前記トランジスタT1,
T3,T5及びT7はVddとVssとの間の第一直列枝路を構成
し、前記トランジスタT2,T4,T6及びT8は第二直列枝路を
構成する。トランジスタT7及びT8のドレイン領域は、相
互接続されている。トランジスタT5及びT6のドレイン領
域は互いに接続され、また出力端子Voにも接続されてい
る。トランジスタT3及びT4のドレイン領域も又前記出力
端子Voに接続されている。入力信号ａは、トランジスタ
T1及びT8の前記ゲートに印加され、一方前記入力信号ｂ
はトランジスタT2及びT6のゲートに印加される。前記反
転信号及びはトランジスタT4及びT5のゲートと、ト
ランジスタT3及びT7のゲートとにそれぞれ印加される。

前記入力信号ａ及びｂが共に等しい場合、即ち両方が
同時に１又は０である場合に、出力信号Voは高く（5
V）、他の状態では出力信号は低い（排他的NOR）ことを
容易に示す。

２個のインバータは、様々な信号及びを形成する
のに必要とされる。信号ｂのインバータは、ｎチャンネ
ルトランジスタT9とｐチャンネルトランジスタT10を構
成する。トランジスタT9及びトランジスタT10のソース
領域は、接地線Vss及び電源線Vddに各々接続される。ト
ランジスタT9及びトランジスタT10のドレイン領域は、
トランジスタT3及びトランジスタT7のゲート電極に接続
される。入力信号ｂは、トランジスタT9及びT10のゲー
ト電極に印加される。前記出力信号は、トランジスタ
T9及びT10のドレイン領域で取り出され、これがトラン
ジスタT3及びトランジスタT7のゲート電極に印加され
る。同様の方法で入力信号ａは、ｎチャンネルトランジ
スタであるT11とｐチャンネルトランジスタであるT12の
インバータT11及びT12を用いて反転される。

前記トランジスタT9及びT12の大きさは、前記インバ
ータが実質的に負荷がかけられないので、非常に小さく
することが出来る。これに反してトランジスタT1ないし
T8はかなり大きく選択される。

第６図は、第５図による回路の可能な実施例を示すも
ので、この実施例は広いトランジスタの１行と、狭いト
ランジスタの２行との組合せにより非常に小さくコンパ
クトである。第６図において、前記配線は折れ線により
簡単に示されている。接続部が互いに交差するところで
は、これらは互いに電気的に絶縁された２つの異なる配
線層により形成することが出来る。ここで説明された実
施例において、２本の配線層は、ゲート電極が形成され
る上述のポリシリコン層に対して充分である。前記配線
層と領域又はゲート電極との間の接合は点（ドット）に
より示されている。

この図において下側と上側に２本の線が示されてお
り、これらの２本の線は接地線Vss及び電源線Vddとして
各々用いられる。

前記接地線Vssはｎチャンネルトランジスタの系のゲ
ート7,1及び7,6に接続される。これらのゲートのもとで
は、全く導通チャンネルを形成することが出来ず、この
結果として前記回路と隣接の回路との間の効果的な電気
的絶縁が得られる。ｐチャンネルトランジスタの系に於
ける回路も絶縁するために、前記電源線Vddはゲート10,
1及び10,6に接続される。更に前記ゲート7,2は前記ゲー
ト10,2に接続され、一方前記ゲート7,3は前記ゲート10,
3に接続され、更にゲート7,4及び7,5は前記ゲート10,4
及び10,5に各々接続される。前記入力信号ａ及びｂは、
例えば信号線を介して（図示されず）前記ゲート7,3/1
0,3及び7,4/10,4に各々印加される。前記接地電位Vssは
ｎチャンネルトランジスタの狭い行のｎ型領域20及び21
と、ｎチャンネルトランジスタの広い行のｎ型領域22に
印加される。前記電源電位Vddはｐチャンネルトランジ
スタの狭い行のｐ型領域23、24とｐチャンネルトランジ
スタの広い中心の行のｐ型領域25に印加される前記ｎ型
チャンネルトランジスタT11は、前記ゲート7,3により構
成され、狭いｎ型領域20はソース領域を構成し、前記狭
いｎ型領域26はドレイン領域を構成する。前記狭いｎ型
領域26は、ゲート7,5及び10,5を介して前記行９内のｐ
型領域27に接続される。この領域はｐチャンネルトラン
ジスタT12のドレインを構成し、このゲートは電極10,3
で構成され、又このソースはｐ型領域23で構成される。
前記ｎチャンネルトランジスタT9は前記狭い行６に位置
し、前記ゲート7,4及び前記ソースと前記ドレインとを
各々構成するｎ型領域21及び28を構成する。前記反転信
号を供給するｎ型ドレイン領域28は、ゲート電極7,2
及び10,2に接続され、又前記狭い行８のｐ型領域29に接
続される。前記ｐ型領域29はｐチャンネルトランジスタ
T10のドレイン領域であり、このゲートは前記ゲート10,
4で構成され、又ソースは前記ｐ型領域24で構成され
る。

前記ｎチャンネルトランジスタT1ないしT4のために前
記広い行11内のｎ型領域が用いられ、一方ｐチャンネル
トランジスタT5ないしT8のために広い行12内のｐ型領域
が用いられる。このように、ｎチャンネルトランジスタ
T1はソースとしてのｎ型領域22、ドレインとしてのｎ型
領域30及び前記信号ａが印加されるゲート電極7,3を構
成する。前記ｎ型領域30は同時に前記信号ｂのゲート7,
2を有する前記ｎチャンネルトランジスタT3のソース及
びドレインとしての前記ｎ型領域31を構成する。前記ｎ
チャンネルトランジスタT2は前記ソース領域22、ゲート
7,4及びドレイン領域32を構成する。後者ドレイン領域3
2は同時に前記ｎチャンネルトランジスタのソース及び
前記ゲート7,5を構成するゲート電極及びｎ型領域33に
より構成されるドレイン領域を構成する。前記ドレイン
領域31及び33は前記出力信号を取り出すための出力端子
Voに接続されてもよいが、接合34を用いて相互接続され
ている。

前記ｐチャンネルトランジスタT7は、ソースとして
（広い）ｐ型領域25、ゲート電極10,2及びドレイン領域
としてｐ型領域35を構成する。前記ｐチャンネルトラン
ジスタT8も又ソースとして領域25を、ゲート電極10,3及
びｐ型領域36をドレイン領域として構成する。平行に接
続されるトランジスタT7及びT8のドレイン領域35及び36
は互いに接続されて、ｐ型領域37に接続され、前記ｐチ
ャンネルトランジスタT5のソース領域を構成する。トラ
ンジスタT5のゲート電極（信号ａ）はゲート10,5により
構成され及び前記ドレイン領域はｐ型領域38で構成され
る。この領域は同時にｐチャンネルトランジスタT6のド
レイン領域を構成し、ゲート電極10,4を有し、ソース領
域を前記ｐ型領域36により構成する。前記領域38は接合
線34に接続され、ここから出力信号Voを取り出すことが
できる。

２個の大変狭いトランジスタの行及び１個の大変広い
行のｐチャンネル領域とｎチャンネル領域の両方の組合
せにより、大変コンパクトな構造を得ることができ、必
要とされる空間の大きさは主としてT1ないしT8の広いト
ランジスタにより決定される。入力信号ａ及びｂを実質
的に反転させるために必要とされる４個のトランジスタ
T9ないしT12は付加空間を必要としない。

前記狭い行5/6及び8/9の少なくとも一方を互いに並べ
て配置することが可能であるけれども、ここで述べた形
状によれば前記狭い行は広い行の両側に配置され、回路
設計において高い融通性による付加的な利点を提供する
ものである。

本発明は上記の実施例に限定されるものではなく、本
発明の範囲内において当業者であれば可能な様々な多数
の変形例も可能である。例えば前記ｎチャンネル領域及
びｐチャンネル領域の両方に上記行が３以上配列され、
この場合狭い行の幅を有してもよい。前記排他的NOR回
路の代わりに、ここで述べたような前記ゲートアレイ内
にも他の論理ゲート及びメモリ回路の少なくとも１つが
記載されてもよい。

【図面の簡単な説明】

第１図は機能を決定する配線が設けられる前のゲートア
レイの平面図であり、第２図、第３図及び第４図は第１
図に於いて、線II−II、線III−III及び線IV−IVの各々
に於けるこの回路の断面図を示し、第５図は排他的NOR
ゲート（EXC.NOR）の回路図を示し、第６図は第１図の
ゲートアレイに於けるゲートの実施例を概略的に示すも
のである。 １……単結晶半導体基体、 ２……単結晶半導体基体の表面、 ３……ｎチャンネルトランジスタの系、 ４……ｐチャンネルトランジスタの系、 ５……ｎチャンネルの第一行、 ６……ｎチャンネルの第二行、 ７……共通ｎチャンネルゲート電極、 ８……ｐチャンネルの第一行、 ９……ｐチャンネルの第二行、 10……共通ｐチャンネルゲート電極、 11……ｎチャンネルの第三行、 12……ｐチャンネルの第三行、 13、15……ｎ型領域、 14……薄い絶縁酸化層、 15……ポケット、 16……フィールド酸化物、 17……コンタクト面、 20、21、22、23、24、26、28、30、31、32、33……ｎ型
領域、 25、27、29、35、36、37、38……ｐ型領域、 34……接合線、 46……ｐ型表面領域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレアス・アントニウス・ヨハネ ス・マリア・ファン・デン・エルショウ ト オランダ国 アインドーフェン フルー ネヴァウツウェッハ １ (72)発明者 ディルク・ウィレム・ハルバーツ オランダ国 アインドーフェン フルー ネヴァウツウェッハ １ (56)参考文献 特開 昭61−182244（ＪＰ，Ａ) 特開 昭58−122771（ＪＰ，Ａ) 特開 昭60−234342（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 27/118

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】半導体基体を有するゲートアレイ方式CMOS
   集積回路であって、 当該半導体基体の一表面には、ｎチャンネルMOSトラン
   ジスタの第１行及びその近傍の平行な第２行が設けら
   れ、当該トランジスタは、これら両方の行に亘り当該行
   方向を横切って延在する導体トラック形状の共通ゲート
   電極を有し、 当該半導体基体の一表面にはさらに、ｐチャンネルMOS
   トランジスタの第１行及びその近傍の平行な第２行が設
   けられ、当該トランジスタは、これら両方の行に亘り当
   該行方向を横切って延在する導体トラック形状の共通ゲ
   ート電極を有する、 ゲートアレイ方式CMOS集積回路において、 ｎチャンネルトランジスタの第１行及び第２行の近傍と
   ｐチャンネルトランジスタの第１行及び第２行の近傍と
   に、少なくとも１つの他のｎチャンネルトランジスタの
   行（第３行）と少なくとも１つの他のｐチャンネルトラ
   ンジスタの行（第３行）とが、チャネルに対応づけて配
   置されかつ当該第１行及び第２行とに平行に延在し、 ｎチャンネルトランジスタの前記第１行及び第２行のゲ
   ート電極は、同時にｎチャンネルトランジスタの前記第
   ３行のゲート電極を構成し、ｐチャンネルトランジスタ
   の前記第１行及び第２行のゲート電極は、同時にｐチャ
   ンネルトランジスタの前記第３行のゲート電極を構成す
   るとともに、ｎチャンネルトランジスタ及びｐチャンネ
   ルトランジスタの前記第３行のトランジスタは、それぞ
   れ、ｎチャンネルトランジスタ及びｐチャンネルトラン
   ジスタの前記第１行及び第２行のトランジスタの幅の少
   なくとも３倍の幅を有し、 前記第３行のｎチャンネルトランジスタ及びｐチャンネ
   ルトランジスタは、それぞれ、前記ｎチャンネルトラン
   ジスタの第１行と第２行との間及び前記ｐチャンネルト
   ランジスタの第１行と第２行との間に配置される、 ことを特徴とするゲートアレイ方式CMOS集積回路。
2. 【請求項２】請求項１に記載の集積回路において、前記
   第３行のｎチャンネルトランジスタ及びｐチャンネルト
   ランジスタの電界効果トランジスタの幅は、それぞれ、
   前記第１行及び第２行のｎチャンネルトランジスタ並び
   に前記第１行及び第２行のｐチャンネルトランジスタの
   電界効果トランジスタの幅の少なくとも約４倍であるこ
   とを特徴とするゲートアレイ方式CMOS集積回路。