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Die Erfindung betrifft eine integrierte CMOS-Schaltung vom Gate-Array-
Typ mit einem Halbleiterkörper, der an einer Oberfläche versehen ist mit: einer ersten
Reihe und einer benachbarten parallelen zweiten Reihe aus n-Kanal-MOS-Transistoren
mit gemeinsamen Gate-Elektroden in Form von Leiterbahnen, die quer zur
Reihenrichtung über beide Reihen verlaufen; einer ersten Reihe und einer benachbarten parallelen
zweiten Reihe aus p-Kanal-MOS-Transistoren mit gemeinsamen Gate-Elektroden in
Form von Leiterbahnen, die quer zur Reihenrichtung über beide Reihen verlaufen. Eine
solche Anordnung ist beispielsweise aus US-PS 4.764.798 bekannt. Das Schriftstück JP-
A-58-122771 und Patent Abstracts of Japan, Bd. 7, Nr.233 (E-204), 1983 beschreiben
Reihen mit verschiedenen Kanalbreiten. Das Schriftstück DE-A-3 603 953 beschreibt
Reihen mit gleichen Kanalbreiten.
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Wie bekannt, bieten Gate-Arrays die Möglichkeit, den Zeitraum vom
Entwurf bis zur Fertigung integrierter Schaltungen einer bestimmten Funktion sehr kurz
zu halten. Die Siliciumscheiben einschließlich der Source- und Drain-Zonen und das
Polysilicium, das im allgemeinen für die Gate-Elektroden der in einem regelmäßigen
Muster angeordneten n- und p-Kanal-MOS-Transistoren verwendet wird, werden
hergestellt und dann gelagert. Wenn eine bestimmte Funktion auf Wunsch eines Kunden
integriert werden soll, kann diese Funktion vollständig in den Strukturen aus
Kontaktlöchern und Verdrahtung in einer oder mehreren Verdrahtungsschichten beschrieben
werden. Dies bedeutet für den Hersteller, daß er mit den bereits vorhandenen Scheiben
nur die letzten Schritte des Fertigungsprozesses ausführen muß (das heißt Kontaktlöcher
und Verdrahtungsschichten plus Ätzschritte).
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Beim Festlegen der Größe der Feldeffekt-Transistoren, insbesondere der
Breite, muß eine Anzahl mehr oder weniger widersprüchlicher Anforderungen
berücksichtigt werden, was im allgemeinen zu einem Kompromiß führt, der nicht immer
vollständig befriedigend ist. Es sollte bemerkt werden, daß unter der Breite die Abmessung
parallel zur Oberfläche quer zur Stromrichtung von Drain und Source verstanden
werden
soll. Für einen ROM sind sehr kleine Transistoren ausreichend, die den Vorteil
einer sehr hohen Packungsdichte haben. Dagegen werden für bestimmte
Logikfunktionen erheblich größere Transistoren benötigt. Solche Transistoren könnten dadurch
erhalten werden, daß hintereinander in einer Reihe angeordnete Transistoren parallel
verbunden werden. Es hat sich jedoch gezeigt, daß in der Praxis diese Lösung sehr viel
Raum erfordert und häufig beim Entwerfen einer Schaltung mit einer bestimmten
Funktion in starkem Maße die Flexibilität verringert.
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Das genannte US-PS 4.764.798 schlägt bereits vor, statt nur einer Reihe
zwei benachbarte Reihen aus n-Kanal-MOSTs mit gemeinsamen Gate-Elektroden und
zwei Reihen aus p-Kanal-Feldeffekt-Transistoren mit gemeinsamen Gate-Elektronen zu
verwenden. Wenn, falls erwünscht, benachbarte n-Zonen bzw. p-Zonen miteinander
verbunden werden, können Transistoren mit zweimal größerer Breite erhalten werden.
Wegen dieser Konfiguration wird eine erhebliche Zunahme an Flexibilität erhalten. Es
ist möglich, insbesondere p-Kanal-Transistoren zu bilden, deren Kanalbreite zweimal die
Breite von n-Kanal-Transistoren ist, insbesondere um die in bezug auf Elektronen
ungefähr zweimal niedrigere Beweglichkeit von Löchern zu kompensieren. In dem Fall
jedoch, in dem Transistoren erforderlich sind, deren Kanalbreiten ein Verhältnis von
mehr als zwei haben, ist es in dieser Konfiguration dennoch wieder notwendig,
Transistoren in einer Reihe parallel zu verbinden.
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Der Erfindung liegt unter anderem die Aufgabe zugrunde, eine Anordnung
vom Gate-Array-Typ zu verschaffen mit einer Konfiguration, mit der eine höhere
Flexibilität erhalten wird, insbesondere hinsichtlich der Kanalbreite der Transistoren, ohne
oder nahezu ohne daß der benötigte Raum erhöht wird.
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Die Erfindung beruht auf der Erkenntnis, daß dies durch Verwendung von
Reihen von Transistoren mit unterschiedlichen Kanalbreiten erreicht werden kann.
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Eine integrierte Schaltung vom Gate-Array-Typ gemäß der vorliegenden
Erfindung wird in Anspruch 1 definiert.
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Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und
werden im folgenden näher beschrieben. Es zeigen:
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Fig. 1 eine Draufsicht eines Gate-Array vor Anbringen der eine Funktion
bestimmenden Verdrahtung;
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Figuren 2, 3 und 4 Querschnitte dieser Schaltung enfiang der Linien II-II,
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III-III bzw. IV-IV in Fig. 1;
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Fig. 5 ein Schaltbild eines Exklusiv-NOR-Gatters (XNOR);
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Fig. 6 schematisch die Ausführungsform dieses Gatters in dem Gate-Array
von Fig. 1.
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Es sei bemerkt daß die Zeichnung schematisch und nicht maßstabsgetreu
ist.
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In der Draufsicht von Fig. 1 und den Querschnitten der Figuren 2, 3 und
4 wird ein Teil einer Gate-Array-Schaltung in einem Stadium gezeigt, bei dem die
Transistoren im Halbleiterkörper gebildet worden sind und die Anordnung soweit
fertiggestellt ist, daß eine spezielle bestimmte Funktion mit weiterer Verdrahtung angebracht
werden kann.
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Die Anordnung umfaßt einen einkristallinen Halbleiterkörper 1, der aus
jedem geeigneten Halbleitermaterial hergestellt sein kann und in diesem Fall aus
Silicium beispielsweise des p-Leitungstyps besteht. Der Körper 1 ist an seiner Oberfläche 2
mit einem System aus n-Kanal-Transistoren versehen und einem System 4 aus p-Kanal-
Transistoren. Das System 3 umfaßt eine erste Reihe 5 und eine zweite Reihe 6 parallel
dazu aus n-Kanal-Feldeffekt-Transistoren mit gemeinsamen Gate-Elektroden 7, die
rechtwinklig zur Reihenrichtung beider Reihen 5 und 6 verlaufen. In analoger Weise
umfaßt das System 4 eine erste Reihe 8 und eine zweite Reihe 9 aus p-Kanal-Feldeffekt-
Transistoren mit gemeinsamen Gate-Elektroden 10. Die n-Kanal-Transistoren der
Reihen 5 und 6 haben gleiche Kanalbreite Wn. Die p-Kanal-Transistoren der Reihen 8 und
9 haben auch gleiche Kanalbreite Wp.
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Erfindungsgemäß umfassen die Systeme 3 und 4 neben den genannten
Reihen jeweils eine weitere dritte Reihe 11 und 12 aus n-Kanal-Transistoren bzw. p-
Kanal-Transistoren, deren Breite zumindest viermal Wn bzw. Wp ist. Die
Gate-Elektroden 11 und 12 bilden gleichzeitig die Gate-Elektroden der n-Kanal-Transistoren 11
bzw. der p-Kanal-Transistoren 12.
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Wie aus dem Querschnitt von Fig. 2 ersichtlich, umfassen die n-Kanal-
Transistoren eine Folge benachbarter n-Zonen 13. Die Teile des p-Substrats zwischen
den Zonen 13 bilden die Kanalgebiete, die durch die das Gate-Dielektrikum bildende
dünne Oxidschicht 14 von den Gate-Elektroden 7 getrennt werden. In dieser
Konfiguration kann ein Transistor dadurch gebildet werden, daß eine Gate-Elektrode 7 und die
links und rechts dieser Elektroden gelegenen n-Zonen 13 miteinander geeignet
verbunden werden. Dieser Transistor kann isoliert werden, falls notwendig oder gewünscht,
indem die benachbarten Gate-Elektroden auf ein genügend niedriges Potential gelegt
werden (Gate-Isolation).
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Die Reihen aus p-Kanaltransistoren umfassen eine n-Zone 15, die in dem
p-Substrat 1 gebildet wird und meistens als "Tasche" oder "Wanne" bezeichnet wird
(Fig. 3). In der Zone 15 wird eine Folge aus p-Oberflächenzonen angebracht, die in
gleicher Weise wie die Zonen 13, zusammen mit den dazwischen liegenden Teilen der
n-Zone 15, die die Kanäle bilden, mit den Gates 10 Transistoren bilden Die Isolation
zwischen den Kanaltransistoren kann dadurch erhalten werden, daß angrenzende Gate-
Elektroden 10 auf eine höhere positive Spannung gelegt werden.
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Die Kanalbreiten der n-Kanal- und p-Kanal-Transistoren werden
schematisch in Fig. 4 veranschaulicht, in der eine Schnittansicht der Schaltung entlang einer
Gate-Elektrode 7 gezeigt wird und einer Gate-Elektrode 10, die damit in einer Linie
liegt. Die linke Hälfte von Fig. 4 zeigt eine Schnittansicht des Systems aus
n-Kanaltransistoren. In der Mitte liegt die Reihe 11, die Feldeffekttransistoren mit einer
verhältnismäßig großen Kanalbreite umfaßt. Zu beiden Seiten der Reihe 11 liegen die Reihen 5
und 6, die Transistoren mit einer verhältnismäßig geringen Kanalbreite umfassen. In
gleicher Weise werden in der rechten Hälfte von Fig. 4 die breiten p-Kanaltransistoren
der Reihe 12 in der Mitte und alle p-Kanaltransistoren der Reihen 8 und 9 gezeigt.
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Wie weiter aus Fig. 4 ersichtlich ist, werden die Gebiete, in denen die
Reihen 5, 6, 8, 9, 11 und 12 liegen, lateral durch verhältnismäßig dickes Feldoxid 16
begrenzt, das teilweise in das Substrat 1 versenkt ist und eine verhältnismäßig größere
Dicke hat als das Gate-Dielektrikum 14. Auf dem Feldoxid 16 (Fig. 1) sind
Kontaktflächen 17 der Gate-Elektroden 7 und 8 aufgebracht, bei denen Verbindungen mit
anderen später anzubringenden Verdrahtungsleitungen gebildet werden können.
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Es sei bemerkt, daß für das System 4 aus p-Kanal-Transistoren für die
Reihen von Transistoren eine gemeinsame n-Tasche 15 vorgesehen ist. Die drei Reihen
8, 9 und 12 können jedoch auch, falls gewünscht, jeweils in einer gesonderten Tasche
15 vorgesehen sein.
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Die Breite der Reihen 11 und 12 ist zumindest viermal größer als die der
Reihen 5, 6 bzw. 8, 9, wodurch wie bereits oben erwähnt eine große Auswahl
effektiver
Breiten möglich ist. Bei einer speziellen Ausführungsform betrug die Breite der
Reihen 5, 6, 8 und 9 etwa 2 µm, während die Breite der Reihe 11 ungefähr 9 µm war
und die der Reihe 12 etwa 12 µm, wodurch ein noch größeres Verhältnis der
Kanalbreiten möglich ist.
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Anhand der Figuren 5 und 6 soll anhand eines Beispiels die Herstellung
einer sogenannten Exklusiv-NOR-Schaltung beschrieben werden. Fig. 5 zeigt das
Schaltbild der Schaltung, die beispielsweise zwei Eingangsanschlüsse hat. Die
Eingangssignale werden mit a und b bezeichnet, während die inversen Signale mit bzw.
bezeichnet werden. Die Schaltung umfaßt vier n-Kanaltransistoren T1, T2, T3 und T4
und vier p-Kanaltransistoren T5, T6, T7 und T8. Die Speiseleitung (beispielsweise 5 V)
wird mit Vdd angegeben, während Vss die Erdleitung andeutet. Die Transistoren T1,
T3, T5 und T7 bilden einen ersten Reihenschaltungszweig zwischen Vdd und Vss, und
die Transistoren T2, T4, T6 und T8 bilden einen zweiten Reihenschaltungszweig. Die
Drain-Zonen von T7 und T8 sind miteinander verbunden. Die Drain-Zonen von T5 und
T6 sind miteinander verbunden und auch mit dem Ausgangsanschluß Vo. Die Drain-
Zonen von T3 und T4 sind auch mit Vo verbunden. Das Eingangssignal a wird den
Gates von T1 und T8 zugeführt, während das Eingangssignal b den Gates von T2 und
T6 zugeführt wird. Die inversen Signale und werden den Gates von T4 und T5
zugeführt bzw. den Gates von T3 und T7. Man kann leicht zeigen, daß, wenn die
Eingangssignale a und b gleich sind, das heißt beide zur gleichen Zeit "1" oder "0", das
Ausgangssignal Vo hoch ist (5 V) und daß in anderen Fällen das Ausgangssignal niedrig
ist (XNOR).
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Zwei Inverter sind erforderlich, um die verschiedenen Signale und zu
bilden. Der Inverter für das Signal b umfaßt einen n-Kanal-Transistor T9 und einen p-
Kanal-Transistor T10. Die Source-Zonen von T9 und T10 sind mit Vss bzw. Vdd
verbunden. Die Drain-Zonen von T9 und T10 sind mit den Gate-Elektroden von T3 und T7
verbunden. Das Eingangssignal b wird der Gate-Elektrode von T9 und T10 zugeführt.
Das Ausgangssignal b wird an den Drain-Zonen von T9 und T10 abgenommen und den
Gate-Elektroden von T3 und T7 zugeführt. In analoger Weise wird das Eingangssignal a
mit Hilfe des Inverters T11, T12 invertiert, wobei T11 ein n-Kanal-Transistor und T12
ein p-Kanaltransistor ist.
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Die Abmessungen der Transistoren T9 und T12 können sehr klein sein,
weil die Inverter praktisch nicht belastet werden. Die Transistoren T1-T8 werden
dagegen erheblich größer gewählt.
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Fig. 6 zeigt eine mögliche Ausführungsform der Schaltung gemäß Fig. 5,
welche Ausführungsform infolge der Kombination einer einzigen Reihe breiter
Transistoren und zweier Reihen schmaler Transistoren sehr kompakt ist. In Fig. 6 wird die
Verdrahtung in einfacher Weise durch eine gestrichelte Linie angedeutet. Wo
Verbindungen einander kreuzen, können sie in zwei verschiedenen, elektrisch voneinander
isolierten Verdrahtungsschichten gebildet werden. Bei der hier beschriebenen
Ausführungsform genügen zwei Verdrahtungsschichten neben der zuvor erwähnten
polykristallinen Siliciumschicht, in der die Gate-Elektroden gebildet werden. Kontakte zwischen
den Verdrahtungsschichten und Zonen oder Gate-Elektroden werden durch einen Punkt
angedeutet.
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An der unteren Seite und an der oberen Seite der Zeichnung werden zwei
Linien gezeigt, die als Erdleitung Vss bzw. als Speiseleitung Vdd verwendet werden.
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Die Erdleitung Vss wird mit den Gates 7,1 und 7,6 des Systems aus n-
Kanal-Transistoren verbunden. Unter diesen Gates können keine leitenden Kanäle
gebildet werden, wodurch eine effektive elektrische Isolation zwischen der Schaltung und
angrenzenden Schaltungen erhalten wird. Um auch die Schaltung in dem System aus p-
Kanal-Transistoren zu isolieren, wird die Speiseleitung Vdd mit den Gates 7,1 und 10,6
verbunden. Weiterhin wird das Gate 7,2 mit dem Gate 10,2 verbunden, während das
Gate 7,3 mit dem Gate 10,3 verbunden wird und die Gates 7,4 und 7,5 werden mit den
Gates 10,4 bzw. 10,5 verbunden. Die Eingangssignale und werden beispielsweise
über Signalleitungen (in der Zeichnung nicht abgebildet) den Gates 7,3/10,3 bzw.
7,4/10,4 zugeführt. Das Potential Vss wird den n-Zonen 20 und 21 der schmalen
Reihen aus n-Kanal-Transistoren zugeführt und der n-Zone 22 der breiten Reihe aus n-
Kanal-Transistoren. Das Potential Vdd wird den p-Zonen 23, 24 der schmalen Reihen
aus p-Kanaltransistoren und den p-Zonen 25 der breiten zentralen Reihe zugeführt. Der
n-Kanal-Transistor T11 wird von dem Gate 7,3 gebildet, wobei die schmale n-Zone 20
die Source-Zone und die schmale n-Zone 26 die Drain-Zone bildet. Die Zone 26 wird
über die Gates 7,5 und 10,5 mit der p-Zone 27 in der Reihe 9 verbunden. Diese Zone
bildet das Drain des p-Kanal-Transistors T12, dessen Gate von der Elektrode 10,3
gebildet wird und dessen Source von der p-Zone 23 gebildet wird. Der
n-Kanal-Transistor
T9 liegt in der schmalen Zone 6 und umfaßt das Gate 7,4 und die n-Zonen 21 und
28, die die Source bzw. das Drain bilden. Die Zone 28, die das invertierte Signal
liefert, ist mit den Gate-Elektroden 7,2 und 10,2 und mit der p-Zone 29 in der schmalen
Reihe 8 verbunden. Die Zone 29 ist die Drain-Zone des p-Kanal-Transistors T10,
dessen Gate von dem Gate 10,4 und dessen Source von der p-Zone 24 gebildet wird.
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Für die n-Kanal-Transistoren T1-T4 werden die n-Zonen in der breiten
Reihe 11 verwendet, während für die p-Kanal-Transistoren T5-T8 die p-Zonen in der
breiten Reihe 12 verwendet werden. Somit umfaßt der n-Kanal-Transistor T1 die n-
Zone 22 als Source, die n-Zone 30 als Drain und die Gate-Elektrode 7,3, der das Signal
a zugeführt wird. Die Zone 30 bildet gleichzeitig die Source des n-Kanal-Transistors T3
mit dem Gate 7,2 für das Signal b und der n-Zone 31 als Drain. Der n-Kanal-Transistor
T2 umfaßt die Source-Zone 22, das Gate 7,4 und die Drain-Zone 32. Letztere Zone
bildet gleichzeitig die Source des n-Kanal-Transistors T4, dessen Gate-Elektrode das
Gate 7,5 umfaßt und dessen Drain von der n-Zone 33 gebildet wird. Die Drain-Zonen
31 und 33 sind mittels der Verbindung 34 miteinander verbunden, die mit dem
Ausgangsanschluß Vo zum Abnehmen des Ausgangssignals verbunden werden kann.
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Der p-Kanaltransistor 17 umfaßt als Source die (breite) p-Zone 25, die
Gate-Elektrode 10,2 und als Drain-Zone die p-Zone 35. Der p-Kanaltransistor T8
umfaßt ebenfalls als Source die Zone 25, die Gate-Elektrode 10,3 und als Drain die p-Zone
36. Die Drain-Zonen 35 und 36 der parallel verbundenen Transistoren T7 und T8 sind
miteinander und mit der p-Zone 37 verbunden, die die Source-Zone des
p-Kanaltransistors T5 bildet. Die Gate-Elektrode von T5 wird von dem Gate 10,5 gebildet (Signal ),
und die Drain-Zone wird von der p-Zone 38 gebildet. Diese Zone bildet gleichzeitig die
Drain-Zone des p-Kanal-Transistors T6, der die Gate-Elektrode 10,4 hat und dessen
Source-Zone von der p-Zone 36 gebildet wird. Die Zone 38 ist mit der Verbindung 34
verbunden, von der ein Ausgangssignal Vo abgenommen werden kann.
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Wegen der Kombination sowohl im p-Kanalgebiet als auch im
n-Kanalgebiet der beiden schmalen Reihen aus Transistoren und einer einzigen sehr breiten Reihe
kann eine sehr kompakte Struktur erhalten werden, in der die gewünschte Menge an
Raum hauptsächlich durch die - breiten - Transistoren T1-T8 bestimmt wird. Die vier
Transistoren T9-T12, die zum Invertieren der Eingangssignale a und b benötigt werden,
erfordern nahezu keinen zusätzlichen Raum.
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Die hier beschriebene Konfiguration, in der die schmalen Reihen zu
beiden Seiten der breiten Reihen liegen, bietet zusätzliche Vorteile wegen der hohen
Flexibilität beim Design der Schaltung.
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Sowohl in dem n-Kanalgebiet als auch in dem p-Kanalgebiet können mehr
als die drei genannten Reihen angeordnet werden, die eventuell die Breite der schmalen
Reihen haben. Statt der Exklusiv-NOR-Schaltung können auch andere Logikgatter
und/oder Speicherschaltungen in dem hier beschriebenen Gate-Array genannt werden.