JPH02132854A - エミッタカップルドロジック回路 - Google Patents
エミッタカップルドロジック回路Info
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- JPH02132854A JPH02132854A JP63285913A JP28591388A JPH02132854A JP H02132854 A JPH02132854 A JP H02132854A JP 63285913 A JP63285913 A JP 63285913A JP 28591388 A JP28591388 A JP 28591388A JP H02132854 A JPH02132854 A JP H02132854A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ゲートアレイ等として使用されるエミッタカップルドロ
ジック回路（以下ＥＣＬ回路と云う。）の改良に関し、 集積度向上とスインチング速度向上とを同時に満足する
ＥＣＬ回路を１１供することを目的とし、電源の一方の
電極をなす一導電型の半導体層上に、反対導電型の半導
体層が形成され、この反対導電型の半導体層は他の領域
から電気的に分離されてなり、前記の反対導電型の半導
体層上に厚い絶縁膜が形成され、前記の反対Ｒ電型の半
導体層は前記の厚い絶縁膜を貫通して基準電圧回路に接
続され、前記の一導電型の半導体層と前記の反対導電型
の半導体層との間には逆バイアスが印加されるように構
成される。
ジック回路（以下ＥＣＬ回路と云う。）の改良に関し、 集積度向上とスインチング速度向上とを同時に満足する
ＥＣＬ回路を１１供することを目的とし、電源の一方の
電極をなす一導電型の半導体層上に、反対導電型の半導
体層が形成され、この反対導電型の半導体層は他の領域
から電気的に分離されてなり、前記の反対導電型の半導
体層上に厚い絶縁膜が形成され、前記の反対Ｒ電型の半
導体層は前記の厚い絶縁膜を貫通して基準電圧回路に接
続され、前記の一導電型の半導体層と前記の反対導電型
の半導体層との間には逆バイアスが印加されるように構
成される。
本発明は、ゲートアレイ等として使用されるエミッタカ
ップルドロジック回路（以下、ＥＣＬ回路と呼ぶ）の改
良、特に、ゲートアレイ等として使用されるＥＣＬ回路
の集積度の向上とスイッチング速度の向上とを同時に実
現する改良に関する．？従来の技術〕 第４図参照 第４図は、ＥＣＬ回路の基本形の１例の回路図である． 二つのトランジスタＴ．−Ｔ．のエミッタは相互に接続
されて負の電Ｂ■■に接続され、コレクタはそれぞれ抵
抗Ｒ１ ・Ｒ８を介して接地電位ＶＣｅに接続され、ト
ランジスタＴ１のベースは信号入力回路ＩＮに接続され
、トランジスタＴ．のベースは基準電圧回路Ｖｌに接続
されている．トランジスタＴ，の入力回路ＩＮに入力さ
れる信号が基準電圧回路■８の電圧より低い場合には、
トランジスタＴ，は導通せず、トランジスタＴ３のみが
導通するので、抵抗Ｒ８に発生する出力信号は”Ｏ”と
なり、抵抗Ｒ１に発生する出力信号は″１”となる．ト
ランジスタＴ，の入力回路ＩＮに入力される信号が基準
電圧回路Ｖ，の電圧より高い場合には、逆にトランジス
タＴ，は導通し、トランジスタＴｔは導通しないので、
抵抗Ｒ！に発生する出力信号は“１′となり、抵抗Ｒ，
に発生する出力信号は“０”となり、出力信号が反転す
る回路構成となっている． 信号入力回路ＩＮに入力される信号が変化すると、トラ
ンジスタＴ２に流れるベース電流が変動し、その影響を
受けて基準電圧回路■脆の電圧が変動し、スイッチング
速度が遅くなる．そこで、基準電圧回路ｖｌの電圧変動
を抑制するために、ｉｔ源ＶＣＣと基準電圧回路ｖ宵と
の間、または、基準電圧回路■１と電源■．との間に静
電容１ｃを付加するようになった． 第５図参照 第５図は、ＥＣＬゲートアレイの一部＄■域を示し、１
ｌはセル領域であり、１２はセル領域間を接続する配線
頷域である．静電容量ＣをＥＣＬゲートアレイのセル領
域１１の中に形成すると、セルサイズが大きくなって集
積度が低下する．静電容１ｃを配線領域１２に形成すれ
ば集積度を低下させなくてすむ． 第６図参照 第６図は、配線領域に静電容ＩＣを形成した場合の断面
図である．例えば、ｐ型シリコン基仮１にｎ型不純物を
イオン注入してｎ型埋没層３を形成し、その上にＣＶＤ
法等を使用してシリコン層４を形成し、静電容量形成領
域を除いて厚い二酸化シリコン絶緑膜６を形成し、静電
容量形成領域にイオン注入時の損傷を防ぐための薄い二
酸化シリコン絶縁膜１３を形成し、ｐ型不純物をイオン
注入してｐ型拡敗層１４を形成し、薄い二酸化シリコン
絶縁膜１３の一部頷域に開口を形成して、そこに引き出
し＠．極９を形成する．引き出し電極９を第４図に示す
基準電圧回路ｖ５に接続し、ｎ型埋没Ｎ３を電源■。に
接続すれば、ｐ型拡散Ｎ１４とｎ型埋没１１３との間に
逆バイアスが印加されて静電容量が形成される，ＥＣＬ
ゲートアレイの各セル間を接続する配線は、薄い二酸化
シリコンｖＰ！．縁膜１３上に形成される． 〔発明が解決しようとする！ｉ題〕 集積度を向上するために静電容量Ｃを配線領域１２に形
成すると、ｐ型拡散層１４を形成するために形成された
薄い絶縁膜１３上に配線を形成しなければならない．そ
のため、配線と静電容量Ｃの一方の電極であるｐ型拡散
Ｊ！ｉｌ４との間に薄い絶縁膜１３を介して寄生容量が
発生してスイッチング速度が低下する．一方、スイッチ
ング速度の低下を避けるために、静電容１ｃをセル頷域
１１に形成すれば、集積度が低下する．すなわち、集積
度向上とスイッチング速度向上とは二律背反の関係にあ
り、従来技術においては、両方を同時に満足することは
不可能であった。
ップルドロジック回路（以下、ＥＣＬ回路と呼ぶ）の改
良、特に、ゲートアレイ等として使用されるＥＣＬ回路
の集積度の向上とスイッチング速度の向上とを同時に実
現する改良に関する．？従来の技術〕 第４図参照 第４図は、ＥＣＬ回路の基本形の１例の回路図である． 二つのトランジスタＴ．−Ｔ．のエミッタは相互に接続
されて負の電Ｂ■■に接続され、コレクタはそれぞれ抵
抗Ｒ１ ・Ｒ８を介して接地電位ＶＣｅに接続され、ト
ランジスタＴ１のベースは信号入力回路ＩＮに接続され
、トランジスタＴ．のベースは基準電圧回路Ｖｌに接続
されている．トランジスタＴ，の入力回路ＩＮに入力さ
れる信号が基準電圧回路■８の電圧より低い場合には、
トランジスタＴ，は導通せず、トランジスタＴ３のみが
導通するので、抵抗Ｒ８に発生する出力信号は”Ｏ”と
なり、抵抗Ｒ１に発生する出力信号は″１”となる．ト
ランジスタＴ，の入力回路ＩＮに入力される信号が基準
電圧回路Ｖ，の電圧より高い場合には、逆にトランジス
タＴ，は導通し、トランジスタＴｔは導通しないので、
抵抗Ｒ！に発生する出力信号は“１′となり、抵抗Ｒ，
に発生する出力信号は“０”となり、出力信号が反転す
る回路構成となっている． 信号入力回路ＩＮに入力される信号が変化すると、トラ
ンジスタＴ２に流れるベース電流が変動し、その影響を
受けて基準電圧回路■脆の電圧が変動し、スイッチング
速度が遅くなる．そこで、基準電圧回路ｖｌの電圧変動
を抑制するために、ｉｔ源ＶＣＣと基準電圧回路ｖ宵と
の間、または、基準電圧回路■１と電源■．との間に静
電容１ｃを付加するようになった． 第５図参照 第５図は、ＥＣＬゲートアレイの一部＄■域を示し、１
ｌはセル領域であり、１２はセル領域間を接続する配線
頷域である．静電容量ＣをＥＣＬゲートアレイのセル領
域１１の中に形成すると、セルサイズが大きくなって集
積度が低下する．静電容１ｃを配線領域１２に形成すれ
ば集積度を低下させなくてすむ． 第６図参照 第６図は、配線領域に静電容ＩＣを形成した場合の断面
図である．例えば、ｐ型シリコン基仮１にｎ型不純物を
イオン注入してｎ型埋没層３を形成し、その上にＣＶＤ
法等を使用してシリコン層４を形成し、静電容量形成領
域を除いて厚い二酸化シリコン絶緑膜６を形成し、静電
容量形成領域にイオン注入時の損傷を防ぐための薄い二
酸化シリコン絶縁膜１３を形成し、ｐ型不純物をイオン
注入してｐ型拡敗層１４を形成し、薄い二酸化シリコン
絶縁膜１３の一部頷域に開口を形成して、そこに引き出
し＠．極９を形成する．引き出し電極９を第４図に示す
基準電圧回路ｖ５に接続し、ｎ型埋没Ｎ３を電源■。に
接続すれば、ｐ型拡散Ｎ１４とｎ型埋没１１３との間に
逆バイアスが印加されて静電容量が形成される，ＥＣＬ
ゲートアレイの各セル間を接続する配線は、薄い二酸化
シリコンｖＰ！．縁膜１３上に形成される． 〔発明が解決しようとする！ｉ題〕 集積度を向上するために静電容量Ｃを配線領域１２に形
成すると、ｐ型拡散層１４を形成するために形成された
薄い絶縁膜１３上に配線を形成しなければならない．そ
のため、配線と静電容量Ｃの一方の電極であるｐ型拡散
Ｊ！ｉｌ４との間に薄い絶縁膜１３を介して寄生容量が
発生してスイッチング速度が低下する．一方、スイッチ
ング速度の低下を避けるために、静電容１ｃをセル頷域
１１に形成すれば、集積度が低下する．すなわち、集積
度向上とスイッチング速度向上とは二律背反の関係にあ
り、従来技術においては、両方を同時に満足することは
不可能であった。
本発明の目的は、この欠点を解消することにあり、集積
度向上とスイッチング速度向上とを同時に満足するＥＣ
Ｌ回路を提供することにある．〔課題を解決するための
手段〕 上記の目的は、電源の一方のｉｉｉをなす一導電型の半
導体層（１）上に、反対導電型の半導体層（３）が形成
され、この反対導電型の半導体層（３）は他の領域から
電気的に分離されており、前記の反対導電型の半導体層
（３）上に厚い絶縁膜（６）が形成され、前記の反対導
電型の半導体層（３）は前記の厚い絶縁膜（６）を貫通
して基準電圧回路（Ｖｌ ’）に接続され、前記の一導
電型の半導体層（１）と前記の反対導電型の半導体層（
３）との間には逆バイアスが印加されているエミッタカ
ップルドロジック回路によって達成される． 〔作用〕 本発明に係るＥＣＬ回路においては、厚いＬＯｃｏｓｓ
縁膜６に覆われ、通常は使用されない素子分離領域の下
に静電容１ｃを形成し、厚いＬＯｃｏｓ１！縁膜６上に
配線が形成されても、配線と静電容量Ｃを構成する一方
の電極との間に寄生容量が発生しないようにして、スイ
ッチング速度の向上と集積度の向上とを同時に満足する
ようにした． 〔実施例〕 以下、図面を参照しつ一、本発明の一実施例に係るＥＣ
Ｌ回路、特に、本発明の要旨であるＥＣＬ回路に接続さ
れる静電容量について説明する．第１ａ図参照 第１ａ図は、ＥＣＬ回路の基本形の１例の回路図である
．トランジスタＴ１ ・Ｔ２のエミッタは相互に接続さ
れ、定電流源ｌ５を介して負の電源ｖ０に接続され、コ
レクタはそれぞれ抵抗Ｒ＋Ｒ２を介して接地電源ＶＣＣ
に接続され、トランジスタＴ．のベースは信号入力回路
ＩＮに接続され、トランジスタＴ，のベースは基準電圧
回路ｖｌｌに接続される．ｉ！ｉｖ。と基準電圧回路■
７との間、または、基準電圧回路Ｖ，と電ｆｌＶ ｔ
ｔとの間に、本発明の要旨に係る静電容量Ｃを接続する
．入力信号の印加にともなって、トランジスタＴ３のベ
ース電圧が変動すること防止するためである．静電容１
ｃを第５図に示すＥＣＬゲートアレイの配線領域１２に
形成する方法について以下に説明する． 第２図参照 例えば、ｐ型シリコン基板１上に静電容量形成領域に開
口を有するレジスト膜２を形成し、ヒ素等のｎ型不純物
をイオン注入してｎ型埋没Ｎ３を形成する． 第３図参照 レジスト膜２を除去し、ＣＶＤ法等を使用してｎ一型シ
リコン層４を形成し、その上に窒化シリコン膜５を形成
して、これをパターニングし、分離層形成頷域と静電容
量引き出し電極形成領域とに窒化シリコン膜５を残留し
、酸化して厚いＬＯＣＯＳ絶縁膜６を形成する。
度向上とスイッチング速度向上とを同時に満足するＥＣ
Ｌ回路を提供することにある．〔課題を解決するための
手段〕 上記の目的は、電源の一方のｉｉｉをなす一導電型の半
導体層（１）上に、反対導電型の半導体層（３）が形成
され、この反対導電型の半導体層（３）は他の領域から
電気的に分離されており、前記の反対導電型の半導体層
（３）上に厚い絶縁膜（６）が形成され、前記の反対導
電型の半導体層（３）は前記の厚い絶縁膜（６）を貫通
して基準電圧回路（Ｖｌ ’）に接続され、前記の一導
電型の半導体層（１）と前記の反対導電型の半導体層（
３）との間には逆バイアスが印加されているエミッタカ
ップルドロジック回路によって達成される． 〔作用〕 本発明に係るＥＣＬ回路においては、厚いＬＯｃｏｓｓ
縁膜６に覆われ、通常は使用されない素子分離領域の下
に静電容１ｃを形成し、厚いＬＯｃｏｓ１！縁膜６上に
配線が形成されても、配線と静電容量Ｃを構成する一方
の電極との間に寄生容量が発生しないようにして、スイ
ッチング速度の向上と集積度の向上とを同時に満足する
ようにした． 〔実施例〕 以下、図面を参照しつ一、本発明の一実施例に係るＥＣ
Ｌ回路、特に、本発明の要旨であるＥＣＬ回路に接続さ
れる静電容量について説明する．第１ａ図参照 第１ａ図は、ＥＣＬ回路の基本形の１例の回路図である
．トランジスタＴ１ ・Ｔ２のエミッタは相互に接続さ
れ、定電流源ｌ５を介して負の電源ｖ０に接続され、コ
レクタはそれぞれ抵抗Ｒ＋Ｒ２を介して接地電源ＶＣＣ
に接続され、トランジスタＴ．のベースは信号入力回路
ＩＮに接続され、トランジスタＴ，のベースは基準電圧
回路ｖｌｌに接続される．ｉ！ｉｖ。と基準電圧回路■
７との間、または、基準電圧回路Ｖ，と電ｆｌＶ ｔ
ｔとの間に、本発明の要旨に係る静電容量Ｃを接続する
．入力信号の印加にともなって、トランジスタＴ３のベ
ース電圧が変動すること防止するためである．静電容１
ｃを第５図に示すＥＣＬゲートアレイの配線領域１２に
形成する方法について以下に説明する． 第２図参照 例えば、ｐ型シリコン基板１上に静電容量形成領域に開
口を有するレジスト膜２を形成し、ヒ素等のｎ型不純物
をイオン注入してｎ型埋没Ｎ３を形成する． 第３図参照 レジスト膜２を除去し、ＣＶＤ法等を使用してｎ一型シ
リコン層４を形成し、その上に窒化シリコン膜５を形成
して、これをパターニングし、分離層形成頷域と静電容
量引き出し電極形成領域とに窒化シリコン膜５を残留し
、酸化して厚いＬＯＣＯＳ絶縁膜６を形成する。
第１ｂ図参照
分離層形成領域上の窒化シリコン膜５を除去し、ボロン
等のｐ型不純物をイオン注入して分離層７を形成する．
引き出し電橿形成領域上の窒化シリコン膜５を除去し、
分離Ｎ７上にレジスト膜を形成し、ヒ素等のｎ型不純物
をイオン注入して電極コンタクト領域８を形成する．レ
ジスト膜を除去し、全面にアルミニウム層を形成してこ
れをパターニングし、電極コンタクト領域８に接続して
引き出し電極９を形成する．引き出し１ｔ極９を第１ａ
図の基準電圧回路Ｖ，に接続し、ｐ型シリコン基板ｌを
一方のｉｆ Ｂ Ｖ。に接続すれば、ｎ型埋没Ｎ３とｐ
型シリコン基板１との間に逆バイアスが印加され、静電
容量が形成される．セル間を接続する配線は厚い地縁膜
６上に形成される．なお、ｎ型シリコン基板にｐ型埋没
層を形成する場合には、ｎ型シリコン基板をｔＢｖｃｃ
に接続し、ｐ型埋没層を基準電圧回路Ｖｌｌに接続すれ
ばよい。
等のｐ型不純物をイオン注入して分離層７を形成する．
引き出し電橿形成領域上の窒化シリコン膜５を除去し、
分離Ｎ７上にレジスト膜を形成し、ヒ素等のｎ型不純物
をイオン注入して電極コンタクト領域８を形成する．レ
ジスト膜を除去し、全面にアルミニウム層を形成してこ
れをパターニングし、電極コンタクト領域８に接続して
引き出し電極９を形成する．引き出し１ｔ極９を第１ａ
図の基準電圧回路Ｖ，に接続し、ｐ型シリコン基板ｌを
一方のｉｆ Ｂ Ｖ。に接続すれば、ｎ型埋没Ｎ３とｐ
型シリコン基板１との間に逆バイアスが印加され、静電
容量が形成される．セル間を接続する配線は厚い地縁膜
６上に形成される．なお、ｎ型シリコン基板にｐ型埋没
層を形成する場合には、ｎ型シリコン基板をｔＢｖｃｃ
に接続し、ｐ型埋没層を基準電圧回路Ｖｌｌに接続すれ
ばよい。
ｎ型埋没Ｎ３とｎ一型シリコンＮ４とを、分諦層７の代
わりに絶縁溝を使用して他の領域から電気的に分離する
場合について以下に説明する．第１ｃ図参照 前記の方法と同様に、例えば、ｐ型のシリコン基板１に
ｎ型埋没層３を形成し、その上にｎ一型シリコン１１４
を形成した後、静電容量形成領域を囲んでｎ型埋没層３
とｎ一型シリコンＮ４とに分離溝を形成し、引き出し電
極９形成頷域に窒化シリコン膜を形成し、酸化して厚い
二酸化シリコン絶縁膜６と絶縁溝１０とを形成する。次
いで、窒化シリコン膜を除去し、ヒ素等のｎ型不純物を
イオン注入して電極コンタクト領域８を形成し、さらに
、引き出し電極９を形成する． 〔発明の効果〕 以上説明せるとおり、本発明に係るＥＣＬ回路において
は、セル形成領域外において、電源の一方をなす一導電
型の半導体層上に反対導電型の半導体層が形成され、こ
の反対導電型の半導体層は他の頷域から電気的に分離さ
れ、その上には厚い絶縁膜が形成され、この厚い絶縁膜
を貫通して基ｔ４１電圧回路に接続されており、一導電
型の半導体層と反対導電型の半導体層との間には一方の
ＴＬ’ｌＨと基準電圧回路とかみ印加される逆バイアス
によって静電容量が形成されるので、静電容量をセル領
域に形成する場合に比べて集積度が向上する。
わりに絶縁溝を使用して他の領域から電気的に分離する
場合について以下に説明する．第１ｃ図参照 前記の方法と同様に、例えば、ｐ型のシリコン基板１に
ｎ型埋没層３を形成し、その上にｎ一型シリコン１１４
を形成した後、静電容量形成領域を囲んでｎ型埋没層３
とｎ一型シリコンＮ４とに分離溝を形成し、引き出し電
極９形成頷域に窒化シリコン膜を形成し、酸化して厚い
二酸化シリコン絶縁膜６と絶縁溝１０とを形成する。次
いで、窒化シリコン膜を除去し、ヒ素等のｎ型不純物を
イオン注入して電極コンタクト領域８を形成し、さらに
、引き出し電極９を形成する． 〔発明の効果〕 以上説明せるとおり、本発明に係るＥＣＬ回路において
は、セル形成領域外において、電源の一方をなす一導電
型の半導体層上に反対導電型の半導体層が形成され、こ
の反対導電型の半導体層は他の頷域から電気的に分離さ
れ、その上には厚い絶縁膜が形成され、この厚い絶縁膜
を貫通して基ｔ４１電圧回路に接続されており、一導電
型の半導体層と反対導電型の半導体層との間には一方の
ＴＬ’ｌＨと基準電圧回路とかみ印加される逆バイアス
によって静電容量が形成されるので、静電容量をセル領
域に形成する場合に比べて集積度が向上する。
また、ＥＣＬゲートアレイのセル相互間を接続する配線
は厚い絶縁膜上に形成されるので、配線と静電容量の一
方の電極を構成する反対導電型の半導体層との間に寄生
容量が形成されることがないので、スイッチング速度が
向上する。
は厚い絶縁膜上に形成されるので、配線と静電容量の一
方の電極を構成する反対導電型の半導体層との間に寄生
容量が形成されることがないので、スイッチング速度が
向上する。
第１ａ図は、本発明の一実施例に係るＥＣＬ回路図であ
る。 第１ｂ図、第１ｃ図は、本発明の実施例に係るＥＣＬ回
路に接続される静電容量の断面図である。 第２図、第３図は、静電容量の製造工程圓である。 第４図は、ＥＣＬ基本形の回路閲である。 第５図は、ＥＣＬゲートアレイのセル令頁域と配線領域
との配列を示す図である。 第６図は、従来技術に係るＥＣＬ回路に接続される静電
容量の断面図である。 一導電型半導体層、 レジスト層、 反対導電型半導体層（埋没層）、 反対導電型半導体層、 窒化シリコン層、 ６ ・ ・ ７ ・ ・ ８ ・ ・ ９ ・ １ｌ ・ １２・ １３・ ・ １４・ ・ １５・ ・ Ｔ１ 、 ■ｏ、 ■３ ・ Ｒ，、 Ｃ ・ ・ ・厚い絶縁膜、 ・分離層、 ・電掻コンタクト領域、 ・引き出し電極、 ・絶縁溝、 ・セル領域、 ・配線領域、 ・薄い絶縁嗅、 ・ｐ型拡ｆＰＩ．層、 ・定電流源、 Ｔ２ ・・・トランジスタ、 ＶＥｔ・・・電源、 ・・基準電圧回路、 Ｒ２ ・・・抵抗、 ・静電容蟹． Ｖ冫Ｅ 本発明 第１０図 第２図
る。 第１ｂ図、第１ｃ図は、本発明の実施例に係るＥＣＬ回
路に接続される静電容量の断面図である。 第２図、第３図は、静電容量の製造工程圓である。 第４図は、ＥＣＬ基本形の回路閲である。 第５図は、ＥＣＬゲートアレイのセル令頁域と配線領域
との配列を示す図である。 第６図は、従来技術に係るＥＣＬ回路に接続される静電
容量の断面図である。 一導電型半導体層、 レジスト層、 反対導電型半導体層（埋没層）、 反対導電型半導体層、 窒化シリコン層、 ６ ・ ・ ７ ・ ・ ８ ・ ・ ９ ・ １ｌ ・ １２・ １３・ ・ １４・ ・ １５・ ・ Ｔ１ 、 ■ｏ、 ■３ ・ Ｒ，、 Ｃ ・ ・ ・厚い絶縁膜、 ・分離層、 ・電掻コンタクト領域、 ・引き出し電極、 ・絶縁溝、 ・セル領域、 ・配線領域、 ・薄い絶縁嗅、 ・ｐ型拡ｆＰＩ．層、 ・定電流源、 Ｔ２ ・・・トランジスタ、 ＶＥｔ・・・電源、 ・・基準電圧回路、 Ｒ２ ・・・抵抗、 ・静電容蟹． Ｖ冫Ｅ 本発明 第１０図 第２図
Claims (1)
- 【特許請求の範囲】 電源の一方の電極をなす一導電型の半導体層（１）上に
、反対導電型の半導体層（３）が形成され、 該反対導電型の半導体層（３）は他の領域から電気的に
分離されてなり、 前記反対導電型の半導体層（３）上に厚い絶縁膜（６）
が形成され、 前記反対導電型の半導体層（３）は前記厚い絶縁膜（６
）を貫通して基準電圧回路（Ｖ＿Ｒ）に接続され、 前記一導電型の半導体層（１）と前記反対導電型の半導
体層（３）との間には逆バイアスが印加されてなる ことを特徴とするエミッタカップルドロジック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285913A JPH02132854A (ja) | 1988-11-14 | 1988-11-14 | エミッタカップルドロジック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285913A JPH02132854A (ja) | 1988-11-14 | 1988-11-14 | エミッタカップルドロジック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02132854A true JPH02132854A (ja) | 1990-05-22 |
Family
ID=17697637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285913A Pending JPH02132854A (ja) | 1988-11-14 | 1988-11-14 | エミッタカップルドロジック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02132854A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4962205A (en) * | 1988-04-14 | 1990-10-09 | Nippon Shokubai Kagaku Kogyo, Co., Ltd. | Method for transportation and storage of N-phenyl maleimide in molten form |
| US5128484A (en) * | 1987-12-28 | 1992-07-07 | Sokubai Kagaku Kogyo, Co., Ltd. | Acrylonitrile maleimides solution composition of improved shelf life and method for production thereof |
| US5149827A (en) * | 1990-01-10 | 1992-09-22 | Nippon Shokubai Kagaku Kogyo Co., Ltd. | Method for handling maleimides |
-
1988
- 1988-11-14 JP JP63285913A patent/JPH02132854A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5128484A (en) * | 1987-12-28 | 1992-07-07 | Sokubai Kagaku Kogyo, Co., Ltd. | Acrylonitrile maleimides solution composition of improved shelf life and method for production thereof |
| US4962205A (en) * | 1988-04-14 | 1990-10-09 | Nippon Shokubai Kagaku Kogyo, Co., Ltd. | Method for transportation and storage of N-phenyl maleimide in molten form |
| US5149827A (en) * | 1990-01-10 | 1992-09-22 | Nippon Shokubai Kagaku Kogyo Co., Ltd. | Method for handling maleimides |
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