JP2840150B2 - 半導体集積回路及びその層間接続方法 - Google Patents
半導体集積回路及びその層間接続方法Info
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- JP2840150B2 JP2840150B2 JP3353597A JP35359791A JP2840150B2 JP 2840150 B2 JP2840150 B2 JP 2840150B2 JP 3353597 A JP3353597 A JP 3353597A JP 35359791 A JP35359791 A JP 35359791A JP 2840150 B2 JP2840150 B2 JP 2840150B2
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Description
【０００１】
【産業上の利用分野】本発明は、多結晶シリコンや金属
による配線層等の複数の層の積層構造の、異なる層の間
を電気的に接続する、幅方向の寸法より長手方向の寸法
の方が比較して長いコンタクトホールを用いた半導体集
積回路に係り、特に、該コンタクトホールによる電気抵
抗の低減を図った半導体集積回路及びその層間接続方法
に関する。
による配線層等の複数の層の積層構造の、異なる層の間
を電気的に接続する、幅方向の寸法より長手方向の寸法
の方が比較して長いコンタクトホールを用いた半導体集
積回路に係り、特に、該コンタクトホールによる電気抵
抗の低減を図った半導体集積回路及びその層間接続方法
に関する。
【０００２】
【従来の技術】近年、半導体集積回路の集積度は、ます
ます向上され、これに伴って、半導体集積回路内部の異
なる層の間を電気的に接続するコンタクトホールの寸法
もますます小さくなっている。
ます向上され、これに伴って、半導体集積回路内部の異
なる層の間を電気的に接続するコンタクトホールの寸法
もますます小さくなっている。
【０００３】しかしながら、このような寸法の小さいコ
ンタクトホールにおいては、精度良く加工することが難
しいという問題がある。
ンタクトホールにおいては、精度良く加工することが難
しいという問題がある。
【０００４】例えば、細長いコンタクトホールにあって
は、露光時の光の回り込み量が多くなってしまったり、
現像時あるいはベーキング時のホトレジストのダレがコ
ンタクトホールの長辺と短辺で異なることにより、コン
タクトホール幅が不揃いになってしまうという問題があ
る。例えば、ポジレジストを用いた場合、細長いコンタ
クトホールの中央部分の幅が幅広くなってしまうことが
ある。このように、コンタクトホールの中央部分の幅が
広くなってしまうと、エッチングの際に、エッチングさ
れるべきでない部分をもエッチングしてしまうという問
題が生じてしまう。
は、露光時の光の回り込み量が多くなってしまったり、
現像時あるいはベーキング時のホトレジストのダレがコ
ンタクトホールの長辺と短辺で異なることにより、コン
タクトホール幅が不揃いになってしまうという問題があ
る。例えば、ポジレジストを用いた場合、細長いコンタ
クトホールの中央部分の幅が幅広くなってしまうことが
ある。このように、コンタクトホールの中央部分の幅が
広くなってしまうと、エッチングの際に、エッチングさ
れるべきでない部分をもエッチングしてしまうという問
題が生じてしまう。
【０００５】特公昭６２−３３７４６では、細長いコン
タクト領域のコンタクトホールを、互いに間隔をおいて
並べられた複数の正方形コンタクトホールにより構成す
るようにし、これによりこのような細長いコンタクト領
域のコンタクトホールの加工精度を向上させている。
タクト領域のコンタクトホールを、互いに間隔をおいて
並べられた複数の正方形コンタクトホールにより構成す
るようにし、これによりこのような細長いコンタクト領
域のコンタクトホールの加工精度を向上させている。
【０００６】図１１は、従来のコンタクトホールが用い
られている半導体集積回路の集積回路パターン図であ
る。
られている半導体集積回路の集積回路パターン図であ
る。
【０００７】この図１１の集積回路パターン図において
は、図１２の回路図に示されるようなＮＡＮＤ論理ゲー
トが、前述の特公昭６２−３３７４６で開示されている
コンタクトホールを用いて構成されている。
は、図１２の回路図に示されるようなＮＡＮＤ論理ゲー
トが、前述の特公昭６２−３３７４６で開示されている
コンタクトホールを用いて構成されている。
【０００８】即ち、この図１１において、電源線ＶＤＤ
とＰチャネルＭＯＳトランジスタＴＰ１、ＴＰ２のソー
スとの間の接続や、ＰチャネルＭＯＳトランジスタＴＰ
１のドレインとＰチャネルＭＯＳトランジスタＴＰ２の
ドレインとＮチャネルＭＯＳトランジスタＴＮ１のドレ
インとの間の接続や、ＮチャネルＭＯＳトランジスタＴ
Ｎ２のソースとグランド線ＧＮＤとの間の接続において
は、互いに間隔をおいて並べられた複数の正方形コンタ
クトホールにより構成されたコンタクトホールが用いら
れている。
とＰチャネルＭＯＳトランジスタＴＰ１、ＴＰ２のソー
スとの間の接続や、ＰチャネルＭＯＳトランジスタＴＰ
１のドレインとＰチャネルＭＯＳトランジスタＴＰ２の
ドレインとＮチャネルＭＯＳトランジスタＴＮ１のドレ
インとの間の接続や、ＮチャネルＭＯＳトランジスタＴ
Ｎ２のソースとグランド線ＧＮＤとの間の接続において
は、互いに間隔をおいて並べられた複数の正方形コンタ
クトホールにより構成されたコンタクトホールが用いら
れている。
【０００９】このように、特公昭６２−３３７４６で開
示されている技術を適用することにより、半導体集積回
路の集積度の向上のために、ＮＡＮＤ論理ゲート等の論
理ゲートの集積回路パターンの大きさが小さくされた場
合であっても、この半導体集積回路に用いられるコンタ
クトホールの加工精度を向上させることが可能である。
示されている技術を適用することにより、半導体集積回
路の集積度の向上のために、ＮＡＮＤ論理ゲート等の論
理ゲートの集積回路パターンの大きさが小さくされた場
合であっても、この半導体集積回路に用いられるコンタ
クトホールの加工精度を向上させることが可能である。
【００１０】
【発明が達成しようとする課題】しかしながら、前述の
特公昭６２−３３７４６で開示されているコンタクトホ
ールを用いた場合には、集積回路パターンにおける複数
のコンタクトホールの間の部分は、電気的な接続のため
には用いられないために、コンタクトホールを配置する
ことが可能なコンタクト領域の面積を有効に用いること
ができない。従って、コンタクトホールによる電気抵抗
を増加させてしまい、電気的な特性を悪化させてしまう
という問題がある。
特公昭６２−３３７４６で開示されているコンタクトホ
ールを用いた場合には、集積回路パターンにおける複数
のコンタクトホールの間の部分は、電気的な接続のため
には用いられないために、コンタクトホールを配置する
ことが可能なコンタクト領域の面積を有効に用いること
ができない。従って、コンタクトホールによる電気抵抗
を増加させてしまい、電気的な特性を悪化させてしまう
という問題がある。
【００１１】即ち、図１１において、出力端子Ｙから出
力される出力電流は、電源線ＶＤＤあるいはグランド線
ＧＮＤから供給される際、所定のコンタクトホールを流
れる。この際、それぞれのコンタクトホールの電気抵抗
が増大してしまった場合には、論理ゲートの出力特性等
を悪化させてしまう。
力される出力電流は、電源線ＶＤＤあるいはグランド線
ＧＮＤから供給される際、所定のコンタクトホールを流
れる。この際、それぞれのコンタクトホールの電気抵抗
が増大してしまった場合には、論理ゲートの出力特性等
を悪化させてしまう。
【００１２】本発明は、前記従来の問題点を解決するべ
くなされたもので、多結晶シリコンや金属による配線層
等の複数の層の積層構造の、異なる層の間を電気的に接
続する、幅方向の寸法より長手方向の寸法の方が比較し
て長いコンタクトホールを用いた半導体集積回路及びそ
の層間接続方法において、微細なコンタクトホールであ
っても、加工精度を向上させると共に、該コンタクトホ
ールによる電気抵抗を低減し、電気的な特性の向上を図
ることを目的とする。
くなされたもので、多結晶シリコンや金属による配線層
等の複数の層の積層構造の、異なる層の間を電気的に接
続する、幅方向の寸法より長手方向の寸法の方が比較し
て長いコンタクトホールを用いた半導体集積回路及びそ
の層間接続方法において、微細なコンタクトホールであ
っても、加工精度を向上させると共に、該コンタクトホ
ールによる電気抵抗を低減し、電気的な特性の向上を図
ることを目的とする。
【００１３】
【課題を達成するための手段】本発明は、多結晶シリコ
ンや金属による配線層等の複数の層の積層構造の、異な
る層の間を電気的に接続する、幅方向の寸法より長手方
向の寸法の方が比較して長いコンタクトホールを備えた
半導体集積回路において、前記コンタクトホールが、幅
方向の外形の寸法Ｗ１と長手方向の外形の寸法Ｌ１とが
ほぼ等しい第１図形と、幅方向の外形の寸法Ｗ２が、前
記第１図形の幅方向の外形の寸法Ｗ１より短い第２図形
とを、中心線を略一致させて直線的に連結した形状を含
むことにより、前記課題を達成したものである。
ンや金属による配線層等の複数の層の積層構造の、異な
る層の間を電気的に接続する、幅方向の寸法より長手方
向の寸法の方が比較して長いコンタクトホールを備えた
半導体集積回路において、前記コンタクトホールが、幅
方向の外形の寸法Ｗ１と長手方向の外形の寸法Ｌ１とが
ほぼ等しい第１図形と、幅方向の外形の寸法Ｗ２が、前
記第１図形の幅方向の外形の寸法Ｗ１より短い第２図形
とを、中心線を略一致させて直線的に連結した形状を含
むことにより、前記課題を達成したものである。
【００１４】又、本発明は、多結晶シリコンや金属によ
る配線層等の複数の層の積層構造の、異なる層の間を、
幅方向の寸法により長手方向の寸法の方が比較して長い
コンタクトホールを用いて電気的に接続するための半導
体集積回路の層間接続方法において、幅方向の外形の寸
法Ｗ１と長手方向の外形の寸法Ｌ１とがほぼ等しい第１
図形と、幅方向の外形の寸法Ｗ２が、前記第１図形の幅
方向の外形の寸法Ｗ１より短い第２図形とを、中心線を
略一致させて直線的に連結した形状を含むコンタクトホ
ールを用いたものである。
る配線層等の複数の層の積層構造の、異なる層の間を、
幅方向の寸法により長手方向の寸法の方が比較して長い
コンタクトホールを用いて電気的に接続するための半導
体集積回路の層間接続方法において、幅方向の外形の寸
法Ｗ１と長手方向の外形の寸法Ｌ１とがほぼ等しい第１
図形と、幅方向の外形の寸法Ｗ２が、前記第１図形の幅
方向の外形の寸法Ｗ１より短い第２図形とを、中心線を
略一致させて直線的に連結した形状を含むコンタクトホ
ールを用いたものである。
【００１５】
【作用】本発明は、半導体集積回路の集積度が向上し、
該半導体集積回路に用いられているコンタクトホールの
寸法が小さくなり、該コンタクトホールの加工の際、露
光時の光の回り込み量が多くなってしまったり、現像時
あるいはベーキング時のホトレジストのダレが生じてし
まうような場合にも、このような問題を低減可能である
と共に、コンタクトホールを配置可能なコンタクト領域
の面積を有効に利用可能なコンタクトホールの形状を見
出したものである。
該半導体集積回路に用いられているコンタクトホールの
寸法が小さくなり、該コンタクトホールの加工の際、露
光時の光の回り込み量が多くなってしまったり、現像時
あるいはベーキング時のホトレジストのダレが生じてし
まうような場合にも、このような問題を低減可能である
と共に、コンタクトホールを配置可能なコンタクト領域
の面積を有効に利用可能なコンタクトホールの形状を見
出したものである。
【００１６】図１は、本発明の要旨を示す集積回路パタ
ーン図である。
ーン図である。
【００１７】この図１において、コンタクトホール３０
は、合計３個の第１図形１０と、合計２個の第２図形２
０とにより構成されている。即ち、コンタクトホール３
０は、これら第１図形１０と、第２図形２０とを交互に
連結した形状を有している。
は、合計３個の第１図形１０と、合計２個の第２図形２
０とにより構成されている。即ち、コンタクトホール３
０は、これら第１図形１０と、第２図形２０とを交互に
連結した形状を有している。
【００１８】この図１において、第１図形１０の幅方向
の外形の寸法Ｗ１は、第１図形１０の長手方向の外形の
寸法Ｌ１とほぼ等しくなっている。
の外形の寸法Ｗ１は、第１図形１０の長手方向の外形の
寸法Ｌ１とほぼ等しくなっている。
【００１９】又、この第１図形１０の幅方向の外形の寸
法Ｗ１よりも、第２図形２０の幅方向の外形の寸法Ｗ２
が狭くなっている。
法Ｗ１よりも、第２図形２０の幅方向の外形の寸法Ｗ２
が狭くなっている。
【００２０】寸法Ｗ１と寸法Ｗ２の比率は、ホトレジス
トの整形、エッチング等の加工技術（精度）を考慮し
て、例えばＷ１の寸法に応じて、次式の関係によりＷ２
の値を定めることができる。
トの整形、エッチング等の加工技術（精度）を考慮し
て、例えばＷ１の寸法に応じて、次式の関係によりＷ２
の値を定めることができる。
【００２１】
【数２】
【００２２】発明者は、このような第１図形１０と第２
図形２０が連結した形状を用いることにより、露光時の
光の回り込み量の低減や、現像時あるいはベーキング時
のホトレジストのダレの、コンタクトホールの長辺と短
辺の間の不均一を低減できることを見出している。
図形２０が連結した形状を用いることにより、露光時の
光の回り込み量の低減や、現像時あるいはベーキング時
のホトレジストのダレの、コンタクトホールの長辺と短
辺の間の不均一を低減できることを見出している。
【００２３】又、このような本発明のコンタクトホール
の形状によれば、コンタクトホールを配置可能なコンタ
クト領域の面積を有効に利用して、該コンタクトホール
による電気抵抗を低減し、論理ゲート等の電気的な特性
の向上をも図ることが可能である。
の形状によれば、コンタクトホールを配置可能なコンタ
クト領域の面積を有効に利用して、該コンタクトホール
による電気抵抗を低減し、論理ゲート等の電気的な特性
の向上をも図ることが可能である。
【００２４】なお、本発明においては、第１図形の形状
や第２図形２０の形状を、図１に示されるような正方形
あるいは長方形に限定するものではなく、五角形や六角
形等の多角形や、円形や楕円形等、曲線を一部含む図形
であってもよい。
や第２図形２０の形状を、図１に示されるような正方形
あるいは長方形に限定するものではなく、五角形や六角
形等の多角形や、円形や楕円形等、曲線を一部含む図形
であってもよい。
【００２５】即ち、第１図形１０の幅方向の外形の寸法
Ｗ１と第１図形１０の長手方向の外形の寸法Ｌ１とがほ
ぼ等しく、且つ、第２図形２０の幅方向の外形の寸法Ｗ
２が、第１図形１０の幅方向の外形の寸法Ｗ１よりも狭
くなっていればよい。
Ｗ１と第１図形１０の長手方向の外形の寸法Ｌ１とがほ
ぼ等しく、且つ、第２図形２０の幅方向の外形の寸法Ｗ
２が、第１図形１０の幅方向の外形の寸法Ｗ１よりも狭
くなっていればよい。
【００２６】例えば、図２に示される如く、第１図形１
０は、八角形のような多角形であってもよい。
０は、八角形のような多角形であってもよい。
【００２７】又、図３に示されるように、第１図形１０
と第２図形２０と更に他の図形４０とを連結した形状を
含むコンタクトホールの形状であってもよい。即ち、１
つのコンタクトホールにおいて、加工精度を向上させる
部分にのみ、本発明のコンタクトホールの形状を用いる
ものであってもよい。
と第２図形２０と更に他の図形４０とを連結した形状を
含むコンタクトホールの形状であってもよい。即ち、１
つのコンタクトホールにおいて、加工精度を向上させる
部分にのみ、本発明のコンタクトホールの形状を用いる
ものであってもよい。
【００２８】又、図４に示されるように、３種以上の図
形（図４では第１図形１０と、第２図形２０と、第３図
形５０の３種の図形）を規則的に繰返して連結した形状
を含むコンタクトホールの形状であっても良い。図４で
は、寸法的にほぼ同じ大きさで形状が異なる第１図形１
０又は第３図形５０が、これらに対して幅が狭い第２図
形２０の間に交互に配置されている。
形（図４では第１図形１０と、第２図形２０と、第３図
形５０の３種の図形）を規則的に繰返して連結した形状
を含むコンタクトホールの形状であっても良い。図４で
は、寸法的にほぼ同じ大きさで形状が異なる第１図形１
０又は第３図形５０が、これらに対して幅が狭い第２図
形２０の間に交互に配置されている。
【００２９】又、図５に示されるように、３種以上の図
形（図５では第１図形１０と、第２図形２０と、第３図
形５０の３種類の図形）が他の順序（図５では一つ置き
に配置される第２図形２０の間に２つの第１図形１０と
一つの第３図形５０を順に配置）で配置されていても良
い。
形（図５では第１図形１０と、第２図形２０と、第３図
形５０の３種類の図形）が他の順序（図５では一つ置き
に配置される第２図形２０の間に２つの第１図形１０と
一つの第３図形５０を順に配置）で配置されていても良
い。
【００３０】又、図６に示されるように、３種以上の図
形（図６では、第１図形１０と、第２図形２０と、第３
図形５０の３種の図形）をランダムに配置した形状を含
むコンタクトホールの形状であっても良い。図６では、
第１図形１０又は第３図形５０と第２図形２０は交互に
配置されているが、第１図形１０と第３図形５０は任意
に配置されている。
形（図６では、第１図形１０と、第２図形２０と、第３
図形５０の３種の図形）をランダムに配置した形状を含
むコンタクトホールの形状であっても良い。図６では、
第１図形１０又は第３図形５０と第２図形２０は交互に
配置されているが、第１図形１０と第３図形５０は任意
に配置されている。
【００３１】このように、本発明によれば、半導体集積
回路に用いられるコンタクトホールが微細なコンタクト
ホールであっても、加工精度を向上することができると
共に、該コンタクトホールに係る電気抵抗を低減し、電
気的な特性の向上をも図ることが可能である。
回路に用いられるコンタクトホールが微細なコンタクト
ホールであっても、加工精度を向上することができると
共に、該コンタクトホールに係る電気抵抗を低減し、電
気的な特性の向上をも図ることが可能である。
【００３２】
【実施例】以下、本発明の実施例を図を用いて詳細に説
明する。
明する。
【００３３】図７は、本発明の第１実施例の集積回路パ
ターン図である。
ターン図である。
【００３４】この図７の回路は、前述の図１２のＮＡＮ
Ｄ論理ゲートの集積回路パターン図と同じ回路になって
いる。
Ｄ論理ゲートの集積回路パターン図と同じ回路になって
いる。
【００３５】この図７においては、合計９個のコンタク
トホールのうち、合計５個のコンタクトホールにおい
て、本発明が適用されている。即ち、電源線ＶＤＤとＰ
チャネルＭＯＳトランジスタＴＰ１のソースとの間の接
続と、電源線ＶＤＤとＰチャネルＭＯＳトランジスタＴ
Ｐ２のソースとの間の接続と、ＰチャネルＭＯＳトラン
ジスタＴＰ１のドレインとＰチャネルＭＯＳトランジス
タＴＰ２のドレインとＮチャネルＭＯＳトランジスタＴ
Ｎ１のドレインとの間の接続と、ＮチャネルＭＯＳトラ
ンジスタＴＮ２のソースとグランド線ＧＮＤとの間の接
続部分に用いられているコンタクトホールに、本発明が
適用されている。
トホールのうち、合計５個のコンタクトホールにおい
て、本発明が適用されている。即ち、電源線ＶＤＤとＰ
チャネルＭＯＳトランジスタＴＰ１のソースとの間の接
続と、電源線ＶＤＤとＰチャネルＭＯＳトランジスタＴ
Ｐ２のソースとの間の接続と、ＰチャネルＭＯＳトラン
ジスタＴＰ１のドレインとＰチャネルＭＯＳトランジス
タＴＰ２のドレインとＮチャネルＭＯＳトランジスタＴ
Ｎ１のドレインとの間の接続と、ＮチャネルＭＯＳトラ
ンジスタＴＮ２のソースとグランド線ＧＮＤとの間の接
続部分に用いられているコンタクトホールに、本発明が
適用されている。
【００３６】これらの本発明が適用されたコンタクトホ
ールにおいては、前述の図１０の従来の該当するコンタ
クトホールに比べて、コンタクトホールの面積が、４割
程度増加されている。従って、これら図７に示される本
発明が適用されたコンタクトホールにおいては、従来に
比べて電気抵抗が低減されている。従って、図７に示さ
れるＮＡＮＤ論理ゲートにおいては、出力特性の改善、
即ち、出力端子Ｙから供給可能な出力電流を増加するこ
とができるという改善が図られている。
ールにおいては、前述の図１０の従来の該当するコンタ
クトホールに比べて、コンタクトホールの面積が、４割
程度増加されている。従って、これら図７に示される本
発明が適用されたコンタクトホールにおいては、従来に
比べて電気抵抗が低減されている。従って、図７に示さ
れるＮＡＮＤ論理ゲートにおいては、出力特性の改善、
即ち、出力端子Ｙから供給可能な出力電流を増加するこ
とができるという改善が図られている。
【００３７】次に、図８を参照して、半導体チップ６０
のコーナ部６０ＡにおけるＡｌ層（例えばＡｌ2 ）のク
ラックを防止するべく、該コーナ部６０Ａに配置される
他のＡｌ層（例えばＡｌ1 ）との接続用コンタクトホー
ル６４、及び、該Ａｌ1 の半導体基板６２への固定用コ
ンタクトホール６６に適用した、本発明の第２実施例に
ついて説明する。
のコーナ部６０ＡにおけるＡｌ層（例えばＡｌ2 ）のク
ラックを防止するべく、該コーナ部６０Ａに配置される
他のＡｌ層（例えばＡｌ1 ）との接続用コンタクトホー
ル６４、及び、該Ａｌ1 の半導体基板６２への固定用コ
ンタクトホール６６に適用した、本発明の第２実施例に
ついて説明する。
【００３８】本実施例においては、接続用コンタクトホ
ール６４、固定用コンタクトホール６６のいずれにおい
ても、正方形の第１図形１０が２次元のマトリックス状
に配置され、その間が長方形の第２図形２０によって連
結されている。
ール６４、固定用コンタクトホール６６のいずれにおい
ても、正方形の第１図形１０が２次元のマトリックス状
に配置され、その間が長方形の第２図形２０によって連
結されている。
【００３９】図８において、６８は拡散層、７０は、Ｉ
／０セル、７２は、ボンディングパッドである。
／０セル、７２は、ボンディングパッドである。
【００４０】図９は、図８のＡ−Ａ線に沿う断面図であ
る。
る。
【００４１】図９において、７２Ａ、７２ＢはＬＯＣＯ
Ｓ層、７４、７６は層間絶縁膜、７８はパッシベーショ
ン膜である。
Ｓ層、７４、７６は層間絶縁膜、７８はパッシベーショ
ン膜である。
【００４２】なお、第１図形１０の間隔が小さく、その
間のホトレジストが剥離する可能性がある場合には、例
えば図１０に示す変形例の如く、コンタクトホールによ
って周囲から完全に分離されてしまう領域が発生しない
ように、第１図形１０と第２図形２０をジクザク状に連
結することもできる。
間のホトレジストが剥離する可能性がある場合には、例
えば図１０に示す変形例の如く、コンタクトホールによ
って周囲から完全に分離されてしまう領域が発生しない
ように、第１図形１０と第２図形２０をジクザク状に連
結することもできる。
【００４３】
【発明の効果】本発明によれば、微細なコンタクトホー
ルであっても、加工精度を向上させると共に、該コンタ
クトホールによる電気抵抗を低減し、電気的な特性の向
上を図ることができるという優れた効果を得ることがで
きる。
ルであっても、加工精度を向上させると共に、該コンタ
クトホールによる電気抵抗を低減し、電気的な特性の向
上を図ることができるという優れた効果を得ることがで
きる。
【図１】本発明の要旨を示す第１の集積回路パターン図
【図２】本発明の要旨を示す第２の集積回路パターン図
【図３】本発明の要旨を示す第３の集積回路パターン図
【図４】本発明の要旨を示す第４の集積回路パターン図
【図５】本発明の要旨を示す第５の集積回路パターン図
【図６】本発明の要旨を示す第６の集積回路パターン図
【図７】本発明の第１実施例の集積回路パターン図
【図８】本発明の第２実施例の集積回路パターン図
【図９】図８のＡ−Ａ線に沿う断面図
【図１０】第２実施例の変形例の集積回路パターン図
【図１１】従来のＮＡＮＤ論理ゲートの集積回路パター
ン図
ン図
【図１２】ＮＡＮＤ論理ゲートの回路図
１０…第１図形 ２０…第２図形 ３０、６４、６６…コンタクトホール ４０…他の図形 ５０…第３図形 Ｗ１…第１図形の幅方向の外形の寸法 Ｗ２…第２図形の幅方向の外形の寸法 Ｌ１…第１図形の長手方向の外形の寸法 Ｌ２…第２図形の長手方向の外形の寸法 ＶＤＤ…電源（電源線） ＧＮＤ…グランド（グランド線） Ａ、Ｂ…入力 Ｙ…出力 ＴＰ１、ＴＰ２…ＰチャネルＭＯＳトランジスタ ＴＮ１、ＴＮ２…ＮチャネルＭＯＳトランジスタ
Claims (5)
- 【請求項１】多結晶シリコンや金属による配線層等の複
数の層の積層構造の、異なる層の間を電気的に接続す
る、幅方向の寸法より長手方向の寸法の方が比較して長
いコンタクトホールを備えた半導体集積回路において、 前記コンタクトホールが、 幅方向の外形の寸法Ｗ１と長手方向の外形の寸法Ｌ１と
がほぼ等しい第１図形と、 幅方向の外形の寸法Ｗ２が、前記第１図形の幅方向の外
形の寸法Ｗ１より短い第２図形とを、中心線を略一致させて直線的に 連結した形状を含むこと
を特徴とする半導体集積回路。 - 【請求項２】請求項１記載の半導体集積回路において、
前記第１図形の幅方向の外形の寸法Ｗ１と前記第２図形
の幅方向の外形の寸法Ｗ２が、次式の関係を満足するこ
とを特徴とする半導体集積回路。 【数１】 - 【請求項３】請求項２記載の半導体集積回路において、
前記第１図形と前記第２図形が交互に配置されているこ
とを特徴とする半導体集積回路。 - 【請求項４】請求項２記載の半導体集積回路において、
前記コンタクトホールが、前記第１図形と前記第２図形
に加えて、更に他の図形を含むことを特徴とする半導体
集積回路。 - 【請求項５】多結晶シリコンや金属による配線層等の複
数の層の積層構造の、異なる層の間を、幅方向の寸法に
より長手方向の寸法の方が比較して長いコンタクトホー
ルを用いて電気的に接続するための半導体集積回路の層
間接続方法において、 幅方向の外形の寸法Ｗ１と長手方向の外形の寸法Ｌ１と
がほぼ等しい第１図形と、 幅方向の外形の寸法Ｗ２が、前記第１図形の幅方向の外
形の寸法Ｗ１より短い第２図形とを、中心線を略一致させて直線的に 連結した形状を含むコン
タクトホールを用いることを特徴とする半導体集積回路
の層間接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3353597A JP2840150B2 (ja) | 1990-12-28 | 1991-12-18 | 半導体集積回路及びその層間接続方法 |
Applications Claiming Priority (3)
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|---|---|---|---|
| JP2-406234 | 1990-12-28 | ||
| JP40623490 | 1990-12-28 | ||
| JP3353597A JP2840150B2 (ja) | 1990-12-28 | 1991-12-18 | 半導体集積回路及びその層間接続方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541455A JPH0541455A (ja) | 1993-02-19 |
| JP2840150B2 true JP2840150B2 (ja) | 1998-12-24 |
Family
ID=26579883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3353597A Expired - Fee Related JP2840150B2 (ja) | 1990-12-28 | 1991-12-18 | 半導体集積回路及びその層間接続方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
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-
1991
- 1991-12-18 JP JP3353597A patent/JP2840150B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0541455A (ja) | 1993-02-19 |
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