JP2840150B2 - 半導体集積回路及びその層間接続方法 - Google Patents
半導体集積回路及びその層間接続方法Info
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Description
による配線層等の複数の層の積層構造の、異なる層の間
を電気的に接続する、幅方向の寸法より長手方向の寸法
の方が比較して長いコンタクトホールを用いた半導体集
積回路に係り、特に、該コンタクトホールによる電気抵
抗の低減を図った半導体集積回路及びその層間接続方法
に関する。
ます向上され、これに伴って、半導体集積回路内部の異
なる層の間を電気的に接続するコンタクトホールの寸法
もますます小さくなっている。
ンタクトホールにおいては、精度良く加工することが難
しいという問題がある。
は、露光時の光の回り込み量が多くなってしまったり、
現像時あるいはベーキング時のホトレジストのダレがコ
ンタクトホールの長辺と短辺で異なることにより、コン
タクトホール幅が不揃いになってしまうという問題があ
る。例えば、ポジレジストを用いた場合、細長いコンタ
クトホールの中央部分の幅が幅広くなってしまうことが
ある。このように、コンタクトホールの中央部分の幅が
広くなってしまうと、エッチングの際に、エッチングさ
れるべきでない部分をもエッチングしてしまうという問
題が生じてしまう。
タクト領域のコンタクトホールを、互いに間隔をおいて
並べられた複数の正方形コンタクトホールにより構成す
るようにし、これによりこのような細長いコンタクト領
域のコンタクトホールの加工精度を向上させている。
られている半導体集積回路の集積回路パターン図であ
る。
は、図12の回路図に示されるようなNAND論理ゲー
トが、前述の特公昭62−33746で開示されている
コンタクトホールを用いて構成されている。
とPチャネルMOSトランジスタTP1、TP2のソー
スとの間の接続や、PチャネルMOSトランジスタTP
1のドレインとPチャネルMOSトランジスタTP2の
ドレインとNチャネルMOSトランジスタTN1のドレ
インとの間の接続や、NチャネルMOSトランジスタT
N2のソースとグランド線GNDとの間の接続において
は、互いに間隔をおいて並べられた複数の正方形コンタ
クトホールにより構成されたコンタクトホールが用いら
れている。
示されている技術を適用することにより、半導体集積回
路の集積度の向上のために、NAND論理ゲート等の論
理ゲートの集積回路パターンの大きさが小さくされた場
合であっても、この半導体集積回路に用いられるコンタ
クトホールの加工精度を向上させることが可能である。
特公昭62−33746で開示されているコンタクトホ
ールを用いた場合には、集積回路パターンにおける複数
のコンタクトホールの間の部分は、電気的な接続のため
には用いられないために、コンタクトホールを配置する
ことが可能なコンタクト領域の面積を有効に用いること
ができない。従って、コンタクトホールによる電気抵抗
を増加させてしまい、電気的な特性を悪化させてしまう
という問題がある。
力される出力電流は、電源線VDDあるいはグランド線
GNDから供給される際、所定のコンタクトホールを流
れる。この際、それぞれのコンタクトホールの電気抵抗
が増大してしまった場合には、論理ゲートの出力特性等
を悪化させてしまう。
くなされたもので、多結晶シリコンや金属による配線層
等の複数の層の積層構造の、異なる層の間を電気的に接
続する、幅方向の寸法より長手方向の寸法の方が比較し
て長いコンタクトホールを用いた半導体集積回路及びそ
の層間接続方法において、微細なコンタクトホールであ
っても、加工精度を向上させると共に、該コンタクトホ
ールによる電気抵抗を低減し、電気的な特性の向上を図
ることを目的とする。
ンや金属による配線層等の複数の層の積層構造の、異な
る層の間を電気的に接続する、幅方向の寸法より長手方
向の寸法の方が比較して長いコンタクトホールを備えた
半導体集積回路において、前記コンタクトホールが、幅
方向の外形の寸法W1と長手方向の外形の寸法L1とが
ほぼ等しい第1図形と、幅方向の外形の寸法W2が、前
記第1図形の幅方向の外形の寸法W1より短い第2図形
とを、中心線を略一致させて直線的に連結した形状を含
むことにより、前記課題を達成したものである。
る配線層等の複数の層の積層構造の、異なる層の間を、
幅方向の寸法により長手方向の寸法の方が比較して長い
コンタクトホールを用いて電気的に接続するための半導
体集積回路の層間接続方法において、幅方向の外形の寸
法W1と長手方向の外形の寸法L1とがほぼ等しい第1
図形と、幅方向の外形の寸法W2が、前記第1図形の幅
方向の外形の寸法W1より短い第2図形とを、中心線を
略一致させて直線的に連結した形状を含むコンタクトホ
ールを用いたものである。
該半導体集積回路に用いられているコンタクトホールの
寸法が小さくなり、該コンタクトホールの加工の際、露
光時の光の回り込み量が多くなってしまったり、現像時
あるいはベーキング時のホトレジストのダレが生じてし
まうような場合にも、このような問題を低減可能である
と共に、コンタクトホールを配置可能なコンタクト領域
の面積を有効に利用可能なコンタクトホールの形状を見
出したものである。
ーン図である。
は、合計3個の第1図形10と、合計2個の第2図形2
0とにより構成されている。即ち、コンタクトホール3
0は、これら第1図形10と、第2図形20とを交互に
連結した形状を有している。
の外形の寸法W1は、第1図形10の長手方向の外形の
寸法L1とほぼ等しくなっている。
法W1よりも、第2図形20の幅方向の外形の寸法W2
が狭くなっている。
トの整形、エッチング等の加工技術(精度)を考慮し
て、例えばW1の寸法に応じて、次式の関係によりW2
の値を定めることができる。
図形20が連結した形状を用いることにより、露光時の
光の回り込み量の低減や、現像時あるいはベーキング時
のホトレジストのダレの、コンタクトホールの長辺と短
辺の間の不均一を低減できることを見出している。
の形状によれば、コンタクトホールを配置可能なコンタ
クト領域の面積を有効に利用して、該コンタクトホール
による電気抵抗を低減し、論理ゲート等の電気的な特性
の向上をも図ることが可能である。
や第2図形20の形状を、図1に示されるような正方形
あるいは長方形に限定するものではなく、五角形や六角
形等の多角形や、円形や楕円形等、曲線を一部含む図形
であってもよい。
W1と第1図形10の長手方向の外形の寸法L1とがほ
ぼ等しく、且つ、第2図形20の幅方向の外形の寸法W
2が、第1図形10の幅方向の外形の寸法W1よりも狭
くなっていればよい。
0は、八角形のような多角形であってもよい。
と第2図形20と更に他の図形40とを連結した形状を
含むコンタクトホールの形状であってもよい。即ち、1
つのコンタクトホールにおいて、加工精度を向上させる
部分にのみ、本発明のコンタクトホールの形状を用いる
ものであってもよい。
形(図4では第1図形10と、第2図形20と、第3図
形50の3種の図形)を規則的に繰返して連結した形状
を含むコンタクトホールの形状であっても良い。図4で
は、寸法的にほぼ同じ大きさで形状が異なる第1図形1
0又は第3図形50が、これらに対して幅が狭い第2図
形20の間に交互に配置されている。
形(図5では第1図形10と、第2図形20と、第3図
形50の3種類の図形)が他の順序(図5では一つ置き
に配置される第2図形20の間に2つの第1図形10と
一つの第3図形50を順に配置)で配置されていても良
い。
形(図6では、第1図形10と、第2図形20と、第3
図形50の3種の図形)をランダムに配置した形状を含
むコンタクトホールの形状であっても良い。図6では、
第1図形10又は第3図形50と第2図形20は交互に
配置されているが、第1図形10と第3図形50は任意
に配置されている。
回路に用いられるコンタクトホールが微細なコンタクト
ホールであっても、加工精度を向上することができると
共に、該コンタクトホールに係る電気抵抗を低減し、電
気的な特性の向上をも図ることが可能である。
明する。
ターン図である。
D論理ゲートの集積回路パターン図と同じ回路になって
いる。
トホールのうち、合計5個のコンタクトホールにおい
て、本発明が適用されている。即ち、電源線VDDとP
チャネルMOSトランジスタTP1のソースとの間の接
続と、電源線VDDとPチャネルMOSトランジスタT
P2のソースとの間の接続と、PチャネルMOSトラン
ジスタTP1のドレインとPチャネルMOSトランジス
タTP2のドレインとNチャネルMOSトランジスタT
N1のドレインとの間の接続と、NチャネルMOSトラ
ンジスタTN2のソースとグランド線GNDとの間の接
続部分に用いられているコンタクトホールに、本発明が
適用されている。
ールにおいては、前述の図10の従来の該当するコンタ
クトホールに比べて、コンタクトホールの面積が、4割
程度増加されている。従って、これら図7に示される本
発明が適用されたコンタクトホールにおいては、従来に
比べて電気抵抗が低減されている。従って、図7に示さ
れるNAND論理ゲートにおいては、出力特性の改善、
即ち、出力端子Yから供給可能な出力電流を増加するこ
とができるという改善が図られている。
のコーナ部60AにおけるAl層(例えばAl2 )のク
ラックを防止するべく、該コーナ部60Aに配置される
他のAl層(例えばAl1 )との接続用コンタクトホー
ル64、及び、該Al1 の半導体基板62への固定用コ
ンタクトホール66に適用した、本発明の第2実施例に
ついて説明する。
ール64、固定用コンタクトホール66のいずれにおい
ても、正方形の第1図形10が2次元のマトリックス状
に配置され、その間が長方形の第2図形20によって連
結されている。
/0セル、72は、ボンディングパッドである。
る。
S層、74、76は層間絶縁膜、78はパッシベーショ
ン膜である。
間のホトレジストが剥離する可能性がある場合には、例
えば図10に示す変形例の如く、コンタクトホールによ
って周囲から完全に分離されてしまう領域が発生しない
ように、第1図形10と第2図形20をジクザク状に連
結することもできる。
ルであっても、加工精度を向上させると共に、該コンタ
クトホールによる電気抵抗を低減し、電気的な特性の向
上を図ることができるという優れた効果を得ることがで
きる。
ン図
Claims (5)
- 【請求項1】多結晶シリコンや金属による配線層等の複
数の層の積層構造の、異なる層の間を電気的に接続す
る、幅方向の寸法より長手方向の寸法の方が比較して長
いコンタクトホールを備えた半導体集積回路において、 前記コンタクトホールが、 幅方向の外形の寸法W1と長手方向の外形の寸法L1と
がほぼ等しい第1図形と、 幅方向の外形の寸法W2が、前記第1図形の幅方向の外
形の寸法W1より短い第2図形とを、中心線を略一致させて直線的に 連結した形状を含むこと
を特徴とする半導体集積回路。 - 【請求項2】請求項1記載の半導体集積回路において、
前記第1図形の幅方向の外形の寸法W1と前記第2図形
の幅方向の外形の寸法W2が、次式の関係を満足するこ
とを特徴とする半導体集積回路。 【数1】 - 【請求項3】請求項2記載の半導体集積回路において、
前記第1図形と前記第2図形が交互に配置されているこ
とを特徴とする半導体集積回路。 - 【請求項4】請求項2記載の半導体集積回路において、
前記コンタクトホールが、前記第1図形と前記第2図形
に加えて、更に他の図形を含むことを特徴とする半導体
集積回路。 - 【請求項5】多結晶シリコンや金属による配線層等の複
数の層の積層構造の、異なる層の間を、幅方向の寸法に
より長手方向の寸法の方が比較して長いコンタクトホー
ルを用いて電気的に接続するための半導体集積回路の層
間接続方法において、 幅方向の外形の寸法W1と長手方向の外形の寸法L1と
がほぼ等しい第1図形と、 幅方向の外形の寸法W2が、前記第1図形の幅方向の外
形の寸法W1より短い第2図形とを、中心線を略一致させて直線的に 連結した形状を含むコン
タクトホールを用いることを特徴とする半導体集積回路
の層間接続方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3353597A JP2840150B2 (ja) | 1990-12-28 | 1991-12-18 | 半導体集積回路及びその層間接続方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2-406234 | 1990-12-28 | ||
JP40623490 | 1990-12-28 | ||
JP3353597A JP2840150B2 (ja) | 1990-12-28 | 1991-12-18 | 半導体集積回路及びその層間接続方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0541455A JPH0541455A (ja) | 1993-02-19 |
JP2840150B2 true JP2840150B2 (ja) | 1998-12-24 |
Family
ID=26579883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3353597A Expired - Fee Related JP2840150B2 (ja) | 1990-12-28 | 1991-12-18 | 半導体集積回路及びその層間接続方法 |
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DE19936862C1 (de) * | 1999-08-05 | 2001-01-25 | Siemens Ag | Kontaktierung von Metalleiterbahnen eines integrierten Halbleiterchips |
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Family Cites Families (1)
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---|---|---|---|---|
JPS6079748A (ja) * | 1983-10-06 | 1985-05-07 | Sanyo Electric Co Ltd | 半導体集積回路の多層配線構造 |
-
1991
- 1991-12-18 JP JP3353597A patent/JP2840150B2/ja not_active Expired - Fee Related
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