JPS6384067A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6384067A JPS6384067A JP61229154A JP22915486A JPS6384067A JP S6384067 A JPS6384067 A JP S6384067A JP 61229154 A JP61229154 A JP 61229154A JP 22915486 A JP22915486 A JP 22915486A JP S6384067 A JPS6384067 A JP S6384067A
- Authority
- JP
- Japan
- Prior art keywords
- region
- impurity
- type
- forming
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 abstract description 14
- 230000004913 activation Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 206010011878 Deafness Diseases 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/742—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a field effect transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Thyristors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
この発明は、MOS構造とこのMO3W造のチャネル部
より高い表面濃度の領域を必要とする複合素子に係わる
もので、特にMOS内蔵聾ブイリスタ、トライアック、
/ぞワートランジスタ等のパワー素子として使用される
半導体装置およびその製造方法に関する。
より高い表面濃度の領域を必要とする複合素子に係わる
もので、特にMOS内蔵聾ブイリスタ、トライアック、
/ぞワートランジスタ等のパワー素子として使用される
半導体装置およびその製造方法に関する。
(従来の技術)
本出願人は、特願昭58−182728号”t’MO3
構造を複合したサイリスタおよびトライアックに関する
提案を行なった。第3図はこの構造をサイリスタに適用
した場合の構成例を示している。なお、ここではプレー
ナ型を想定している。第3図において、11はサイリス
タ、12はこのサイリスタ11のゲートG1カソードに
間を短絡するMOSトランジスタで、上記サイリスタ1
1はN型エミッタ領域13、P型ベース領域14、N型
ペース領域15、およびP型エミッタ領域16とから構
成されている。一方、上記MOS?−ランジスタ12は
、ソース領域(N型)17、ドレイン領域(N型)18
、ゲート絶縁膜19、およびゲート電極20とから構成
され、P型ウェル領域21中に形成される。なお、22
は上記MOSトランジスタ12のゲート駆動用のP型ウ
ェル領域、23*、23bはが−ドリフタである。
構造を複合したサイリスタおよびトライアックに関する
提案を行なった。第3図はこの構造をサイリスタに適用
した場合の構成例を示している。なお、ここではプレー
ナ型を想定している。第3図において、11はサイリス
タ、12はこのサイリスタ11のゲートG1カソードに
間を短絡するMOSトランジスタで、上記サイリスタ1
1はN型エミッタ領域13、P型ベース領域14、N型
ペース領域15、およびP型エミッタ領域16とから構
成されている。一方、上記MOS?−ランジスタ12は
、ソース領域(N型)17、ドレイン領域(N型)18
、ゲート絶縁膜19、およびゲート電極20とから構成
され、P型ウェル領域21中に形成される。なお、22
は上記MOSトランジスタ12のゲート駆動用のP型ウ
ェル領域、23*、23bはが−ドリフタである。
ところで、上記のような構成において必要な特性を得る
ためには、サイリスタ11のP型ベース領域14の表面
不純物濃度として2X 1017an−’、MOSトラ
ンジスタ12が形成されるP型ウェル領域21の表面不
純物濃度として5 X 1016cm−’が必要となる
。このため、2つの異なる表面不純物濃度のP型領域1
4.21を形成する必要がち)、各々の領域に別の工程
で不純物の導入拡散を行なわなければならない。このた
め、製造工程が複雑化して製造コストの上昇を招くとと
もに、歩留りも低下する欠点がある。
ためには、サイリスタ11のP型ベース領域14の表面
不純物濃度として2X 1017an−’、MOSトラ
ンジスタ12が形成されるP型ウェル領域21の表面不
純物濃度として5 X 1016cm−’が必要となる
。このため、2つの異なる表面不純物濃度のP型領域1
4.21を形成する必要がち)、各々の領域に別の工程
で不純物の導入拡散を行なわなければならない。このた
め、製造工程が複雑化して製造コストの上昇を招くとと
もに、歩留りも低下する欠点がある。
第4図(11)〜(g)は、上記P型領域14.21の
形成に着目したMO3内蔵型サイリスタの製造工程の一
部を示している。まず、(a)図に示すようにN型ベー
ス領域15上に形成した比較的厚い酸化膜24における
P型ベース領域14の形成予定領域をエツチングし、開
孔25を形成する。次に、(b)図に示す如く上記開孔
25内の露出されたN型ベース領域15上に、膜厚が1
000X程度のバッファー酸化膜26を形成した後、P
型の不純物を所定の0度にイオン注入する。その後、熱
処理を行彦って上記P型不純物の拡散ならびに活性化を
行なってP型ベース領域14となるP型不純物層14′
を形成する((C)図)。
形成に着目したMO3内蔵型サイリスタの製造工程の一
部を示している。まず、(a)図に示すようにN型ベー
ス領域15上に形成した比較的厚い酸化膜24における
P型ベース領域14の形成予定領域をエツチングし、開
孔25を形成する。次に、(b)図に示す如く上記開孔
25内の露出されたN型ベース領域15上に、膜厚が1
000X程度のバッファー酸化膜26を形成した後、P
型の不純物を所定の0度にイオン注入する。その後、熱
処理を行彦って上記P型不純物の拡散ならびに活性化を
行なってP型ベース領域14となるP型不純物層14′
を形成する((C)図)。
次に、(d)図に示すようにMOSトランジスタ12の
P型ウェル領域2ノの形成予定領域上の酸化膜24をエ
ツチングして開孔27を形成し、この開孔27内のN型
ペース領域15の露出面上にバッファ酸化膜28を形成
する。このバッファ酸化膜28の形成の際、上記バッフ
ァ散化膜26が厚く成長する。そして、上記バッファー
酸化膜28を介してP型の不純物を導入する。この時の
ドーズ量は、上記P型不純物層14′の形成時よりも低
く設定する。次に熱処理を行なって上記P型不純物の拡
散および活性化を行なうと(e)図に示すように上記P
型不純物層14′が深く拡散されてP型ベース領域14
となるとともに、P型ウェル領域21が形成される。
P型ウェル領域2ノの形成予定領域上の酸化膜24をエ
ツチングして開孔27を形成し、この開孔27内のN型
ペース領域15の露出面上にバッファ酸化膜28を形成
する。このバッファ酸化膜28の形成の際、上記バッフ
ァ散化膜26が厚く成長する。そして、上記バッファー
酸化膜28を介してP型の不純物を導入する。この時の
ドーズ量は、上記P型不純物層14′の形成時よりも低
く設定する。次に熱処理を行なって上記P型不純物の拡
散および活性化を行なうと(e)図に示すように上記P
型不純物層14′が深く拡散されてP型ベース領域14
となるとともに、P型ウェル領域21が形成される。
次に、上記バッファー酸化膜28を除去した後(除去せ
ずに残存させてゲート酸化膜として用いても丸い)、ゲ
ート酸化膜19を形成し、ゲート電極20を形成する(
(f)図)。その後、上記ゲート電極20をマスクとし
てN型不純物のイオン注入を行ない、拡散、活性化を行
なってソース、ドレイン領域17.18を形成する((
g)図)。
ずに残存させてゲート酸化膜として用いても丸い)、ゲ
ート酸化膜19を形成し、ゲート電極20を形成する(
(f)図)。その後、上記ゲート電極20をマスクとし
てN型不純物のイオン注入を行ない、拡散、活性化を行
なってソース、ドレイン領域17.18を形成する((
g)図)。
しかし、上記のような製造方法では、前述したように製
造工程が複雑で長くかかる上、P型ベース領域14とP
型ウェル領域2ノの表面不純物濃度、および拡散深さ等
のコントロールがしにくい欠点がある。
造工程が複雑で長くかかる上、P型ベース領域14とP
型ウェル領域2ノの表面不純物濃度、および拡散深さ等
のコントロールがしにくい欠点がある。
(発明が解決しようとする問題点)
上述したように、従来の半導体装置の製造方法では、表
面不純物濃度の低い領域と高い領域とを別qに形成する
ため、製造工程が複雑化し表面不純物濃度や拡散深さの
コントロールが難しい欠点があった。
面不純物濃度の低い領域と高い領域とを別qに形成する
ため、製造工程が複雑化し表面不純物濃度や拡散深さの
コントロールが難しい欠点があった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、表面不純物濃度の低い領域と
高い領域を各々所望の表面不純物υ度および拡散床ブで
同時に形成でき製造工程の簡単化が図れる半導体装置お
よびその製造方法を提供することである。
その目的とするところは、表面不純物濃度の低い領域と
高い領域を各々所望の表面不純物υ度および拡散床ブで
同時に形成でき製造工程の簡単化が図れる半導体装置お
よびその製造方法を提供することである。
(問題点を解決するための手段と作用)すなわち、この
発明においては、上記の目的を達成するために、第1導
電型の半導体基体の表面領域に第2導電型の第1の不純
物領域、およびこの第1不純物領域と離隔し、互いに連
接された第2導電型の第2#第3の不純物領域を同時に
形成するようにしており、上記第2.第3の不純物領域
はゲート電極をマスクとして不純物を導入し、これらの
領域の連接部上にチャネル領域を形成するようにしてい
る。これによって、上記第21第3の不純物領域を上記
第1の不純物領域よシ表面不純物濃度が低い不純物領域
として利用している。
発明においては、上記の目的を達成するために、第1導
電型の半導体基体の表面領域に第2導電型の第1の不純
物領域、およびこの第1不純物領域と離隔し、互いに連
接された第2導電型の第2#第3の不純物領域を同時に
形成するようにしており、上記第2.第3の不純物領域
はゲート電極をマスクとして不純物を導入し、これらの
領域の連接部上にチャネル領域を形成するようにしてい
る。これによって、上記第21第3の不純物領域を上記
第1の不純物領域よシ表面不純物濃度が低い不純物領域
として利用している。
(実施例)
以下、この発明の一実施例について図面を参照して説明
する。第1図はこの発明をMOS内蔵型ブイリスタに適
用した場合の構造を示し、第2図は表面不純物濃度の異
なる2つのP型領域の形成に着目した上記MOSO8内
蔵型サイリスタ造工程の一部を示している。第1図にお
いて、前記第3図と同一構成部には同じ符号を付してい
る。
する。第1図はこの発明をMOS内蔵型ブイリスタに適
用した場合の構造を示し、第2図は表面不純物濃度の異
なる2つのP型領域の形成に着目した上記MOSO8内
蔵型サイリスタ造工程の一部を示している。第1図にお
いて、前記第3図と同一構成部には同じ符号を付してい
る。
第1図の構成はMOSトランジスタ12を形成するP型
ウェル領域のみが前記第3図と異なっており、2つのP
型不純物拡散領域29m、;19bが横方向の拡散によ
り互いに連接されてPWウェル領域30が形成された構
成となっている。
ウェル領域のみが前記第3図と異なっており、2つのP
型不純物拡散領域29m、;19bが横方向の拡散によ
り互いに連接されてPWウェル領域30が形成された構
成となっている。
次に、第2図(、)〜(f)t−参照しつつ上記表面不
純物濃度が異なるP型ベース領域14とP型ウェル領域
30の製造工程を説明する。まず、(a)図に示すよう
にN型ベース領域15上に比較的厚い酸化膜31を形成
し、P型ベース領域14およびP型ウェル領域30の形
成予定領域をエツチングし、開孔32.33を形成する
。その後、伽)図に示す如く上記開孔32.33内の露
出されたN型ベース領域15上に厚でか1000λ程度
のゲート酸化膜19.19を形成する。次にP型ウェル
領域30の形成予定領域上の上記ゲート酸化膜19上に
、長さIcIはP型不純物領域の拡散後の横方向拡散長
の2倍以下)のゲート電極(ポリ7リコンゲート)zo
を形成した後((C)図)、P型不純物をイオン注入す
る((d)図)。この時の条件は、Qd=IX1011
1.V=50KeVとした。次に熱処理を行ない、上記
イオン注入したP型不純物の拡散および活性化を行なう
と(e)図に示すようにP型不純物領域14,29a、
29bが形成され、領域29&、29bは横方向の拡散
によシ互いに連接されてP型ウェル領域30を形成する
。ここで、xj=20#mまで拡散した時のサイリスタ
11におけるP型ベース領域14の表面不純物0度は2
X1017(m’、MOS)ランジスタ12を形成する
P型ウェル領域30の表面不純物濃度は最も低い所(ゲ
ート電極20の中点)で6X10 cm となった
。
純物濃度が異なるP型ベース領域14とP型ウェル領域
30の製造工程を説明する。まず、(a)図に示すよう
にN型ベース領域15上に比較的厚い酸化膜31を形成
し、P型ベース領域14およびP型ウェル領域30の形
成予定領域をエツチングし、開孔32.33を形成する
。その後、伽)図に示す如く上記開孔32.33内の露
出されたN型ベース領域15上に厚でか1000λ程度
のゲート酸化膜19.19を形成する。次にP型ウェル
領域30の形成予定領域上の上記ゲート酸化膜19上に
、長さIcIはP型不純物領域の拡散後の横方向拡散長
の2倍以下)のゲート電極(ポリ7リコンゲート)zo
を形成した後((C)図)、P型不純物をイオン注入す
る((d)図)。この時の条件は、Qd=IX1011
1.V=50KeVとした。次に熱処理を行ない、上記
イオン注入したP型不純物の拡散および活性化を行なう
と(e)図に示すようにP型不純物領域14,29a、
29bが形成され、領域29&、29bは横方向の拡散
によシ互いに連接されてP型ウェル領域30を形成する
。ここで、xj=20#mまで拡散した時のサイリスタ
11におけるP型ベース領域14の表面不純物0度は2
X1017(m’、MOS)ランジスタ12を形成する
P型ウェル領域30の表面不純物濃度は最も低い所(ゲ
ート電極20の中点)で6X10 cm となった
。
次に、(f)図に示すようにMOS)ランジスタ12の
形成領域に上記ゲート電極20をマスクとして還択的に
N型の不純物をイオン注入し、拡散ならびに活性化を行
なってソース、ドレイン領域17.18を形成する。
形成領域に上記ゲート電極20をマスクとして還択的に
N型の不純物をイオン注入し、拡散ならびに活性化を行
なってソース、ドレイン領域17.18を形成する。
上記のような工程で形成されたMOSトランジスタ12
の単体の特性は、チャネル長および前記長さeによって
コントロールでき、前記MOS内蔵型サイリスタの製造
に適用した際に正常な動作を行なうことを確認した。
の単体の特性は、チャネル長および前記長さeによって
コントロールでき、前記MOS内蔵型サイリスタの製造
に適用した際に正常な動作を行なうことを確認した。
このような製造方法によれば、表面不純物濃度の異なる
2つの拡散層を一回の不純物導入訃よび拡散工程で形成
できるので、製造工程を簡単化でき、低コスト化できる
。また、不純物導入ならびに拡散工程が一回で済むため
、不純物濃度および拡散法さのコントロールが容易とな
る。
2つの拡散層を一回の不純物導入訃よび拡散工程で形成
できるので、製造工程を簡単化でき、低コスト化できる
。また、不純物導入ならびに拡散工程が一回で済むため
、不純物濃度および拡散法さのコントロールが容易とな
る。
なお、上記実施例ではP型不純物のイオン注入の際にポ
リクリコンゲート20をマスクにしたが、アルミゲート
や厚い酸化膜をマスクにしても良い。
リクリコンゲート20をマスクにしたが、アルミゲート
や厚い酸化膜をマスクにしても良い。
また、Nチャネル型MOSトランジスタの形成を例に取
って説明したが、Pチャネル型MOSトランジスタも同
様にして形成可能である。
って説明したが、Pチャネル型MOSトランジスタも同
様にして形成可能である。
以上説明したようにこの発明によれは、表面不純物濃度
の低い領域と高い領域を各々所望の表面不純物濃度およ
び拡散深さで同時に形成でき製造工程の簡単化が図れる
半導体装置およびその製造方法が得られる。
の低い領域と高い領域を各々所望の表面不純物濃度およ
び拡散深さで同時に形成でき製造工程の簡単化が図れる
半導体装置およびその製造方法が得られる。
第1図はこの発明の一実施例に係わる半導体装置の断面
構成図、第2図は上記第1図の半導体装置の製造方法に
ついて説明するための図、第3図は従来の半導体装置の
断面構成図、第4図は上記第3図の半導体装置の製造方
法について説明するための図である。 16・・・N型ベース領域(半導体基体)、14・・・
P型ベース領域(第1の不純物領域) 、29* 。 29b・・・P型不純物領域(第2.第3の不純物領域
)、17.18・・・ソース、ドレイy領域(第4、第
5の不純物領域)、19・・・ゲート絶縁膜、20・・
・ゲート電極。 出願人代理人 弁理士 鈴 江 弐 彦第1図 (a) 第2図 (c) (d) (e) 第2図 (f) 第2図 第3図 (a) 第4図 (b) (C) 第4図 (e) (f) 第4図
構成図、第2図は上記第1図の半導体装置の製造方法に
ついて説明するための図、第3図は従来の半導体装置の
断面構成図、第4図は上記第3図の半導体装置の製造方
法について説明するための図である。 16・・・N型ベース領域(半導体基体)、14・・・
P型ベース領域(第1の不純物領域) 、29* 。 29b・・・P型不純物領域(第2.第3の不純物領域
)、17.18・・・ソース、ドレイy領域(第4、第
5の不純物領域)、19・・・ゲート絶縁膜、20・・
・ゲート電極。 出願人代理人 弁理士 鈴 江 弐 彦第1図 (a) 第2図 (c) (d) (e) 第2図 (f) 第2図 第3図 (a) 第4図 (b) (C) 第4図 (e) (f) 第4図
Claims (2)
- (1)第1導電型の半導体基体と、この半導体基体の表
面領域に形成される第2導電型の第1の不純物領域と、
上記半導体基体の表面領域に上記第1不純物領域と離隔
して形成され互いに連接された第2導電型の第2、第3
の不純物領域と、これら第2、第3不純物領域内に形成
され第2、第3不純物領域の連接部がチャネル領域とな
るように配設されるソース、ドレイン領域としての第1
導電型の第4、第5の不純物領域と、これらソース、ド
レイン領域間のチャネル領域上に形成されるゲート絶縁
膜と、このゲート絶縁膜上に形成されるゲート電極とを
具備し、上記ソース、ドレイン領域、ゲート絶縁膜およ
びゲート電極から成るMOS型素子と上記第1の不純物
領域を一構成要素とする素子とを同一の半導体基体上に
形成したことを特徴とする半導体装置。 - (2)第1導電型の半導体基体上に厚い絶縁膜を形成す
る工程と、上記絶縁膜に互いに離隔した第1、第2の開
孔を形成する工程と、これら開孔内の露出された半導体
基体上にそれぞれゲート絶縁膜を形成する工程と、上記
開孔の一方内のゲート絶縁膜上にゲート電極を形成する
工程と、上記厚い酸化膜およびゲート電極をマスクとし
て上記第1、第2の開孔内に不純物を導入して他方の開
孔内の半導体基体中に第2導電型の第1の不純物領域、
一方の開孔内の半導体基体中に第2導電型で連接された
第2、第3の不純物領域を形成する工程と、上記一方の
開孔内に選択的に不純物を導入して上記連接された第2
、第3の不純物領域内にソース、ドレイン領域としての
第1導電型の第4、第5の不純物領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61229154A JPS6384067A (ja) | 1986-09-27 | 1986-09-27 | 半導体装置の製造方法 |
DE3788482T DE3788482T2 (de) | 1986-09-27 | 1987-08-19 | Halbleiteranordnung mit einem MOS-Transistor und Verfahren zu deren Herstellung. |
EP87112036A EP0262370B1 (en) | 1986-09-27 | 1987-08-19 | Semiconductor device comprising a MOS transistor, and method of making the same |
US07/522,412 US5030581A (en) | 1986-09-27 | 1989-11-13 | Method of fabricating a semiconductor apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61229154A JPS6384067A (ja) | 1986-09-27 | 1986-09-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6384067A true JPS6384067A (ja) | 1988-04-14 |
JPH0548957B2 JPH0548957B2 (ja) | 1993-07-22 |
Family
ID=16887623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61229154A Granted JPS6384067A (ja) | 1986-09-27 | 1986-09-27 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5030581A (ja) |
EP (1) | EP0262370B1 (ja) |
JP (1) | JPS6384067A (ja) |
DE (1) | DE3788482T2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04284669A (ja) * | 1991-03-14 | 1992-10-09 | Fuji Electric Co Ltd | 絶縁ゲート制御サイリスタ |
DE4135411A1 (de) * | 1991-10-26 | 1993-04-29 | Asea Brown Boveri | Abschaltbares leistungshalbleiter-bauelement |
JPH06169089A (ja) * | 1992-05-07 | 1994-06-14 | Nec Corp | 縦型mosfetの製造方法 |
US5798287A (en) * | 1993-12-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Method for forming a power MOS device chip |
EP0660396B1 (en) * | 1993-12-24 | 1998-11-04 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Power MOS device chip and package assembly |
US5424226A (en) * | 1994-04-11 | 1995-06-13 | Xerox Corporation | Method of fabricating NMOS and PMOS FET's in a CMOS process |
US5474946A (en) * | 1995-02-17 | 1995-12-12 | International Rectifier Corporation | Reduced mask process for manufacture of MOS gated devices |
US5728612A (en) * | 1996-07-19 | 1998-03-17 | Lsi Logic Corporation | Method for forming minimum area structures for sub-micron CMOS ESD protection in integrated circuit structures without extra implant and mask steps, and articles formed thereby |
KR100273291B1 (ko) * | 1998-04-20 | 2001-01-15 | 김영환 | 모스 전계 효과 트랜지스터의 제조 방법 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6074678A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3608189A (en) * | 1970-01-07 | 1971-09-28 | Gen Electric | Method of making complementary field-effect transistors by single step diffusion |
JPS5248979A (en) * | 1975-10-17 | 1977-04-19 | Mitsubishi Electric Corp | Process for production of complementary type mos integrated circuit de vice |
CH616024A5 (ja) * | 1977-05-05 | 1980-02-29 | Centre Electron Horloger | |
US4306916A (en) * | 1979-09-20 | 1981-12-22 | American Microsystems, Inc. | CMOS P-Well selective implant method |
US4287661A (en) * | 1980-03-26 | 1981-09-08 | International Business Machines Corporation | Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation |
US4608668A (en) * | 1981-09-03 | 1986-08-26 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device |
JPH0697692B2 (ja) * | 1984-01-17 | 1994-11-30 | 株式会社東芝 | 半導体装置 |
JPS61180484A (ja) * | 1985-02-05 | 1986-08-13 | Nec Corp | 縦型電界効果トランジスタの製造方法 |
US4713329A (en) * | 1985-07-22 | 1987-12-15 | Data General Corporation | Well mask for CMOS process |
-
1986
- 1986-09-27 JP JP61229154A patent/JPS6384067A/ja active Granted
-
1987
- 1987-08-19 DE DE3788482T patent/DE3788482T2/de not_active Expired - Lifetime
- 1987-08-19 EP EP87112036A patent/EP0262370B1/en not_active Expired - Lifetime
-
1989
- 1989-11-13 US US07/522,412 patent/US5030581A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6074678A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
EP0262370A3 (en) | 1990-03-14 |
US5030581A (en) | 1991-07-09 |
EP0262370A2 (en) | 1988-04-06 |
EP0262370B1 (en) | 1993-12-15 |
JPH0548957B2 (ja) | 1993-07-22 |
DE3788482T2 (de) | 1994-05-19 |
DE3788482D1 (de) | 1994-01-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0426542B2 (ja) | ||
JPH0628296B2 (ja) | 半導体装置の製造方法 | |
JPS6384067A (ja) | 半導体装置の製造方法 | |
JPH0730107A (ja) | 高耐圧トランジスタ及びその製造方法 | |
JPH02264464A (ja) | 半導体装置およびその製造方法 | |
JP3261302B2 (ja) | 半導体メモリ装置及びその製造方法 | |
JPH0227716A (ja) | 半導体装置の製造方法 | |
JP2987875B2 (ja) | 縦型mos電界効果トランジスタの製造方法 | |
JPS63275179A (ja) | Mis型半導体集積回路装置 | |
JPH05315617A (ja) | 絶縁形電界効果トランジスタの製造方法 | |
JPH02280322A (ja) | 半導体装置の製法 | |
JPS6074663A (ja) | 相補型半導体装置の製造方法 | |
JPH03155156A (ja) | 半導体装置の製造方法 | |
KR100214535B1 (ko) | 엘디디 구조 모스 트랜지스터 제조방법 | |
JP2000114393A (ja) | 半導体装置の製造方法 | |
JP4541582B2 (ja) | 半導体装置の製造方法 | |
JP2988067B2 (ja) | 絶縁型電界効果トランジスタの製造方法 | |
JP2626485B2 (ja) | 半導体装置の製造方法 | |
JP2658163B2 (ja) | Mis型半導体装置の製造方法 | |
JPS61166154A (ja) | Mis型半導体装置の製造方法 | |
JPS63164313A (ja) | 半導体装置の製造方法 | |
JPH0964361A (ja) | 半導体装置の製造方法 | |
JPH03155157A (ja) | 半導体装置の製造方法 | |
JP2000164853A (ja) | 半導体装置の製造方法 | |
JPH03209836A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |