JPS6384067A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS6384067A
JPS6384067A JP61229154A JP22915486A JPS6384067A JP S6384067 A JPS6384067 A JP S6384067A JP 61229154 A JP61229154 A JP 61229154A JP 22915486 A JP22915486 A JP 22915486A JP S6384067 A JPS6384067 A JP S6384067A
Authority
JP
Japan
Prior art keywords
region
impurity
type
forming
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61229154A
Other languages
English (en)
Other versions
JPH0548957B2 (ja
Inventor
Shigenori Yakushiji
薬師寺　茂則
Koji Jitsukata
實方　宏司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Components Co Ltd
Original Assignee
Toshiba Corp
Toshiba Components Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Components Co Ltd filed Critical Toshiba Corp
Priority to JP61229154A priority Critical patent/JPS6384067A/ja
Priority to DE3788482T priority patent/DE3788482T2/de
Priority to EP87112036A priority patent/EP0262370B1/en
Publication of JPS6384067A publication Critical patent/JPS6384067A/ja
Priority to US07/522,412 priority patent/US5030581A/en
Publication of JPH0548957B2 publication Critical patent/JPH0548957B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
    • H01L29/742—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a field effect transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thyristors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、ＭＯＳ構造とこのＭＯ３Ｗ造のチャネル部
より高い表面濃度の領域を必要とする複合素子に係わる
もので、特にＭＯＳ内蔵聾ブイリスタ、トライアック、
／ぞワートランジスタ等のパワー素子として使用される
半導体装置およびその製造方法に関する。
（従来の技術） 本出願人は、特願昭５８−１８２７２８号”ｔ’ＭＯ３
構造を複合したサイリスタおよびトライアックに関する
提案を行なった。第３図はこの構造をサイリスタに適用
した場合の構成例を示している。なお、ここではプレー
ナ型を想定している。第３図において、１１はサイリス
タ、１２はこのサイリスタ１１のゲートＧ１カソードに
間を短絡するＭＯＳトランジスタで、上記サイリスタ１
１はＮ型エミッタ領域１３、Ｐ型ベース領域１４、Ｎ型
ペース領域１５、およびＰ型エミッタ領域１６とから構
成されている。一方、上記ＭＯＳ？−ランジスタ１２は
、ソース領域（Ｎ型）１７、ドレイン領域（Ｎ型）１８
、ゲート絶縁膜１９、およびゲート電極２０とから構成
され、Ｐ型ウェル領域２１中に形成される。なお、２２
は上記ＭＯＳトランジスタ１２のゲート駆動用のＰ型ウ
ェル領域、２３＊、２３ｂはが−ドリフタである。
ところで、上記のような構成において必要な特性を得る
ためには、サイリスタ１１のＰ型ベース領域１４の表面
不純物濃度として２Ｘ　１０１７ａｎ−’、ＭＯＳトラ
ンジスタ１２が形成されるＰ型ウェル領域２１の表面不
純物濃度として５　Ｘ　１０１６ｃｍ−’が必要となる
。このため、２つの異なる表面不純物濃度のＰ型領域１
４．２１を形成する必要がち）、各々の領域に別の工程
で不純物の導入拡散を行なわなければならない。このた
め、製造工程が複雑化して製造コストの上昇を招くとと
もに、歩留りも低下する欠点がある。
第４図（１１）〜（ｇ）は、上記Ｐ型領域１４．２１の
形成に着目したＭＯ３内蔵型サイリスタの製造工程の一
部を示している。まず、（ａ）図に示すようにＮ型ベー
ス領域１５上に形成した比較的厚い酸化膜２４における
Ｐ型ベース領域１４の形成予定領域をエツチングし、開
孔２５を形成する。次に、（ｂ）図に示す如く上記開孔
２５内の露出されたＮ型ベース領域１５上に、膜厚が１
０００Ｘ程度のバッファー酸化膜２６を形成した後、Ｐ
型の不純物を所定の０度にイオン注入する。その後、熱
処理を行彦って上記Ｐ型不純物の拡散ならびに活性化を
行なってＰ型ベース領域１４となるＰ型不純物層１４′
を形成する（（Ｃ）図）。
次に、（ｄ）図に示すようにＭＯＳトランジスタ１２の
Ｐ型ウェル領域２ノの形成予定領域上の酸化膜２４をエ
ツチングして開孔２７を形成し、この開孔２７内のＮ型
ペース領域１５の露出面上にバッファ酸化膜２８を形成
する。このバッファ酸化膜２８の形成の際、上記バッフ
ァ散化膜２６が厚く成長する。そして、上記バッファー
酸化膜２８を介してＰ型の不純物を導入する。この時の
ドーズ量は、上記Ｐ型不純物層１４′の形成時よりも低
く設定する。次に熱処理を行なって上記Ｐ型不純物の拡
散および活性化を行なうと（ｅ）図に示すように上記Ｐ
型不純物層１４′が深く拡散されてＰ型ベース領域１４
となるとともに、Ｐ型ウェル領域２１が形成される。
次に、上記バッファー酸化膜２８を除去した後（除去せ
ずに残存させてゲート酸化膜として用いても丸い）、ゲ
ート酸化膜１９を形成し、ゲート電極２０を形成する（
（ｆ）図）。その後、上記ゲート電極２０をマスクとし
てＮ型不純物のイオン注入を行ない、拡散、活性化を行
なってソース、ドレイン領域１７．１８を形成する（（
ｇ）図）。
しかし、上記のような製造方法では、前述したように製
造工程が複雑で長くかかる上、Ｐ型ベース領域１４とＰ
型ウェル領域２ノの表面不純物濃度、および拡散深さ等
のコントロールがしにくい欠点がある。
（発明が解決しようとする問題点） 上述したように、従来の半導体装置の製造方法では、表
面不純物濃度の低い領域と高い領域とを別ｑに形成する
ため、製造工程が複雑化し表面不純物濃度や拡散深さの
コントロールが難しい欠点があった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、表面不純物濃度の低い領域と
高い領域を各々所望の表面不純物υ度および拡散床ブで
同時に形成でき製造工程の簡単化が図れる半導体装置お
よびその製造方法を提供することである。
〔発明の構成〕
（問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、第１導
電型の半導体基体の表面領域に第２導電型の第１の不純
物領域、およびこの第１不純物領域と離隔し、互いに連
接された第２導電型の第２＃第３の不純物領域を同時に
形成するようにしており、上記第２．第３の不純物領域
はゲート電極をマスクとして不純物を導入し、これらの
領域の連接部上にチャネル領域を形成するようにしてい
る。これによって、上記第２１第３の不純物領域を上記
第１の不純物領域よシ表面不純物濃度が低い不純物領域
として利用している。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図はこの発明をＭＯＳ内蔵型ブイリスタに適
用した場合の構造を示し、第２図は表面不純物濃度の異
なる２つのＰ型領域の形成に着目した上記ＭＯＳＯ８内
蔵型サイリスタ造工程の一部を示している。第１図にお
いて、前記第３図と同一構成部には同じ符号を付してい
る。
第１図の構成はＭＯＳトランジスタ１２を形成するＰ型
ウェル領域のみが前記第３図と異なっており、２つのＰ
型不純物拡散領域２９ｍ、；１９ｂが横方向の拡散によ
り互いに連接されてＰＷウェル領域３０が形成された構
成となっている。
次に、第２図（、）〜（ｆ）ｔ−参照しつつ上記表面不
純物濃度が異なるＰ型ベース領域１４とＰ型ウェル領域
３０の製造工程を説明する。まず、（ａ）図に示すよう
にＮ型ベース領域１５上に比較的厚い酸化膜３１を形成
し、Ｐ型ベース領域１４およびＰ型ウェル領域３０の形
成予定領域をエツチングし、開孔３２．３３を形成する
。その後、伽）図に示す如く上記開孔３２．３３内の露
出されたＮ型ベース領域１５上に厚でか１０００λ程度
のゲート酸化膜１９．１９を形成する。次にＰ型ウェル
領域３０の形成予定領域上の上記ゲート酸化膜１９上に
、長さＩｃＩはＰ型不純物領域の拡散後の横方向拡散長
の２倍以下）のゲート電極（ポリ７リコンゲート）ｚｏ
を形成した後（（Ｃ）図）、Ｐ型不純物をイオン注入す
る（（ｄ）図）。この時の条件は、Ｑｄ＝ＩＸ１０１１
１．Ｖ＝５０ＫｅＶとした。次に熱処理を行ない、上記
イオン注入したＰ型不純物の拡散および活性化を行なう
と（ｅ）図に示すようにＰ型不純物領域１４，２９ａ、
２９ｂが形成され、領域２９＆、２９ｂは横方向の拡散
によシ互いに連接されてＰ型ウェル領域３０を形成する
。ここで、ｘｊ＝２０＃ｍまで拡散した時のサイリスタ
１１におけるＰ型ベース領域１４の表面不純物０度は２
Ｘ１０１７（ｍ’、ＭＯＳ）ランジスタ１２を形成する
Ｐ型ウェル領域３０の表面不純物濃度は最も低い所（ゲ
ート電極２０の中点）で６Ｘ１０　　ｃｍ　　となった
。
次に、（ｆ）図に示すようにＭＯＳ）ランジスタ１２の
形成領域に上記ゲート電極２０をマスクとして還択的に
Ｎ型の不純物をイオン注入し、拡散ならびに活性化を行
なってソース、ドレイン領域１７．１８を形成する。
上記のような工程で形成されたＭＯＳトランジスタ１２
の単体の特性は、チャネル長および前記長さｅによって
コントロールでき、前記ＭＯＳ内蔵型サイリスタの製造
に適用した際に正常な動作を行なうことを確認した。
このような製造方法によれば、表面不純物濃度の異なる
２つの拡散層を一回の不純物導入訃よび拡散工程で形成
できるので、製造工程を簡単化でき、低コスト化できる
。また、不純物導入ならびに拡散工程が一回で済むため
、不純物濃度および拡散法さのコントロールが容易とな
る。
なお、上記実施例ではＰ型不純物のイオン注入の際にポ
リクリコンゲート２０をマスクにしたが、アルミゲート
や厚い酸化膜をマスクにしても良い。
また、Ｎチャネル型ＭＯＳトランジスタの形成を例に取
って説明したが、Ｐチャネル型ＭＯＳトランジスタも同
様にして形成可能である。
〔発明の効果〕
以上説明したようにこの発明によれは、表面不純物濃度
の低い領域と高い領域を各々所望の表面不純物濃度およ
び拡散深さで同時に形成でき製造工程の簡単化が図れる
半導体装置およびその製造方法が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる半導体装置の断面
構成図、第２図は上記第１図の半導体装置の製造方法に
ついて説明するための図、第３図は従来の半導体装置の
断面構成図、第４図は上記第３図の半導体装置の製造方
法について説明するための図である。 １６・・・Ｎ型ベース領域（半導体基体）、１４・・・
Ｐ型ベース領域（第１の不純物領域）　、２９＊　。 ２９ｂ・・・Ｐ型不純物領域（第２．第３の不純物領域
）、１７．１８・・・ソース、ドレイｙ領域（第４、第
５の不純物領域）、１９・・・ゲート絶縁膜、２０・・
・ゲート電極。 出願人代理人　弁理士　鈴　江　弐　彦第１図 （ａ） 第２図 （ｃ） （ｄ） （ｅ） 第２図 （ｆ） 第２図 第３図 （ａ） 第４図 （ｂ） （Ｃ） 第４図 （ｅ） （ｆ） 第４図

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基体と、この半導体基体の表
    面領域に形成される第２導電型の第１の不純物領域と、
    上記半導体基体の表面領域に上記第１不純物領域と離隔
    して形成され互いに連接された第２導電型の第２、第３
    の不純物領域と、これら第２、第３不純物領域内に形成
    され第２、第３不純物領域の連接部がチャネル領域とな
    るように配設されるソース、ドレイン領域としての第１
    導電型の第４、第５の不純物領域と、これらソース、ド
    レイン領域間のチャネル領域上に形成されるゲート絶縁
    膜と、このゲート絶縁膜上に形成されるゲート電極とを
    具備し、上記ソース、ドレイン領域、ゲート絶縁膜およ
    びゲート電極から成るＭＯＳ型素子と上記第１の不純物
    領域を一構成要素とする素子とを同一の半導体基体上に
    形成したことを特徴とする半導体装置。
  2. （２）第１導電型の半導体基体上に厚い絶縁膜を形成す
    る工程と、上記絶縁膜に互いに離隔した第１、第２の開
    孔を形成する工程と、これら開孔内の露出された半導体
    基体上にそれぞれゲート絶縁膜を形成する工程と、上記
    開孔の一方内のゲート絶縁膜上にゲート電極を形成する
    工程と、上記厚い酸化膜およびゲート電極をマスクとし
    て上記第１、第２の開孔内に不純物を導入して他方の開
    孔内の半導体基体中に第２導電型の第１の不純物領域、
    一方の開孔内の半導体基体中に第２導電型で連接された
    第２、第３の不純物領域を形成する工程と、上記一方の
    開孔内に選択的に不純物を導入して上記連接された第２
    、第３の不純物領域内にソース、ドレイン領域としての
    第１導電型の第４、第５の不純物領域を形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
JP61229154A 1986-09-27 1986-09-27 半導体装置の製造方法 Granted JPS6384067A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP61229154A JPS6384067A (ja) 1986-09-27 1986-09-27 半導体装置の製造方法
DE3788482T DE3788482T2 (de) 1986-09-27 1987-08-19 Halbleiteranordnung mit einem MOS-Transistor und Verfahren zu deren Herstellung.
EP87112036A EP0262370B1 (en) 1986-09-27 1987-08-19 Semiconductor device comprising a MOS transistor, and method of making the same
US07/522,412 US5030581A (en) 1986-09-27 1989-11-13 Method of fabricating a semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61229154A JPS6384067A (ja) 1986-09-27 1986-09-27 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS6384067A true JPS6384067A (ja) 1988-04-14
JPH0548957B2 JPH0548957B2 (ja) 1993-07-22

Family

ID=16887623

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61229154A Granted JPS6384067A (ja) 1986-09-27 1986-09-27 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US5030581A (ja)
EP (1) EP0262370B1 (ja)
JP (1) JPS6384067A (ja)
DE (1) DE3788482T2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04284669A (ja) * 1991-03-14 1992-10-09 Fuji Electric Co Ltd 絶縁ゲート制御サイリスタ
DE4135411A1 (de) * 1991-10-26 1993-04-29 Asea Brown Boveri Abschaltbares leistungshalbleiter-bauelement
JPH06169089A (ja) * 1992-05-07 1994-06-14 Nec Corp 縦型ｍｏｓｆｅｔの製造方法
US5798287A (en) * 1993-12-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Method for forming a power MOS device chip
EP0660396B1 (en) * 1993-12-24 1998-11-04 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Power MOS device chip and package assembly
US5424226A (en) * 1994-04-11 1995-06-13 Xerox Corporation Method of fabricating NMOS and PMOS FET's in a CMOS process
US5474946A (en) * 1995-02-17 1995-12-12 International Rectifier Corporation Reduced mask process for manufacture of MOS gated devices
US5728612A (en) * 1996-07-19 1998-03-17 Lsi Logic Corporation Method for forming minimum area structures for sub-micron CMOS ESD protection in integrated circuit structures without extra implant and mask steps, and articles formed thereby
KR100273291B1 (ko) * 1998-04-20 2001-01-15 김영환 모스 전계 효과 트랜지스터의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074678A (ja) * 1983-09-30 1985-04-26 Toshiba Corp 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3608189A (en) * 1970-01-07 1971-09-28 Gen Electric Method of making complementary field-effect transistors by single step diffusion
JPS5248979A (en) * 1975-10-17 1977-04-19 Mitsubishi Electric Corp Process for production of complementary type mos integrated circuit de vice
CH616024A5 (ja) * 1977-05-05 1980-02-29 Centre Electron Horloger
US4306916A (en) * 1979-09-20 1981-12-22 American Microsystems, Inc. CMOS P-Well selective implant method
US4287661A (en) * 1980-03-26 1981-09-08 International Business Machines Corporation Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation
US4608668A (en) * 1981-09-03 1986-08-26 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device
JPH0697692B2 (ja) * 1984-01-17 1994-11-30 株式会社東芝 半導体装置
JPS61180484A (ja) * 1985-02-05 1986-08-13 Nec Corp 縦型電界効果トランジスタの製造方法
US4713329A (en) * 1985-07-22 1987-12-15 Data General Corporation Well mask for CMOS process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074678A (ja) * 1983-09-30 1985-04-26 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
EP0262370A3 (en) 1990-03-14
US5030581A (en) 1991-07-09
EP0262370A2 (en) 1988-04-06
EP0262370B1 (en) 1993-12-15
JPH0548957B2 (ja) 1993-07-22
DE3788482T2 (de) 1994-05-19
DE3788482D1 (de) 1994-01-27

Similar Documents

Publication Publication Date Title
JPH0426542B2 (ja)
JPH0628296B2 (ja) 半導体装置の製造方法
JPS6384067A (ja) 半導体装置の製造方法
JPH0730107A (ja) 高耐圧トランジスタ及びその製造方法
JPH02264464A (ja) 半導体装置およびその製造方法
JP3261302B2 (ja) 半導体メモリ装置及びその製造方法
JPH0227716A (ja) 半導体装置の製造方法
JP2987875B2 (ja) 縦型ｍｏｓ電界効果トランジスタの製造方法
JPS63275179A (ja) Ｍｉｓ型半導体集積回路装置
JPH05315617A (ja) 絶縁形電界効果トランジスタの製造方法
JPH02280322A (ja) 半導体装置の製法
JPS6074663A (ja) 相補型半導体装置の製造方法
JPH03155156A (ja) 半導体装置の製造方法
KR100214535B1 (ko) 엘디디 구조 모스 트랜지스터 제조방법
JP2000114393A (ja) 半導体装置の製造方法
JP4541582B2 (ja) 半導体装置の製造方法
JP2988067B2 (ja) 絶縁型電界効果トランジスタの製造方法
JP2626485B2 (ja) 半導体装置の製造方法
JP2658163B2 (ja) Ｍｉｓ型半導体装置の製造方法
JPS61166154A (ja) Ｍｉｓ型半導体装置の製造方法
JPS63164313A (ja) 半導体装置の製造方法
JPH0964361A (ja) 半導体装置の製造方法
JPH03155157A (ja) 半導体装置の製造方法
JP2000164853A (ja) 半導体装置の製造方法
JPH03209836A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees