JPH039558A - Cmos型半導体装置の製造方法 - Google Patents
Cmos型半導体装置の製造方法Info
- Publication number
- JPH039558A JPH039558A JP1144703A JP14470389A JPH039558A JP H039558 A JPH039558 A JP H039558A JP 1144703 A JP1144703 A JP 1144703A JP 14470389 A JP14470389 A JP 14470389A JP H039558 A JPH039558 A JP H039558A
- Authority
- JP
- Japan
- Prior art keywords
- type
- impurity layer
- conductivity type
- mask
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000010438 heat treatment Methods 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 16
- -1 Phosphorus ions Chemical class 0.000 abstract description 8
- 229910052796 boron Inorganic materials 0.000 abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 2
- 230000001747 exhibiting effect Effects 0.000 abstract 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000238557 Decapoda Species 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、CMOS型半導体装置、特に両ウェル構造の
CMOS型半導体装置の製造方法に関する。
CMOS型半導体装置の製造方法に関する。
従来の技(1C?
近年、半導体装置は、低消費電力の要求からCMOS型
半導体装置の開発が活発に行なわれている。このCM
OS型半導体装置にはPウェル方式、Nウェル方式およ
び両ウェル方式の3通りがある。そしてトランジスタの
微細化を行うためにはNヂャンネル、Pヂャンネルそれ
ぞれを独立に最適化できる両ウェル方式が最も有力とさ
れている。
半導体装置の開発が活発に行なわれている。このCM
OS型半導体装置にはPウェル方式、Nウェル方式およ
び両ウェル方式の3通りがある。そしてトランジスタの
微細化を行うためにはNヂャンネル、Pヂャンネルそれ
ぞれを独立に最適化できる両ウェル方式が最も有力とさ
れている。
両ウェル構造の形成方法としてはパリ口(L。
C,Parrillo ;アイ、イー、デイーエム゛8
0テクニカルダイジョストレポート752頁)らによっ
て提案されたマスク工程は1回で、セルファラインで両
ウェルを形成する方法がある。この方法による製造工程
を第2図(a)〜(c)に示す。
0テクニカルダイジョストレポート752頁)らによっ
て提案されたマスク工程は1回で、セルファラインで両
ウェルを形成する方法がある。この方法による製造工程
を第2図(a)〜(c)に示す。
まず第2図(a)に示すように、N型シリコン基板1の
表面上に熱酸化IJI 2を成長させ、次に窒化シリコ
ン膜3を成長させ、フォトレジストマスク4を用いて窒
化シリコン膜3を選択除去する。その後リンイオンの注
入を行い、N型拡散層5を形成する。次に第2図(b)
に示すように、フォトレジストマスク4を除去し、窒化
シリコン11!I3をマスクとして選択酸化を行い、N
型拡散層5の上に厚い酸化膜6を成長させる。次に、窒
化シリコン膜3を除去し、厚い酸化膜6をマスクとして
、ボロンイオンの注入を行い、P型拡散層7を形成する
。
表面上に熱酸化IJI 2を成長させ、次に窒化シリコ
ン膜3を成長させ、フォトレジストマスク4を用いて窒
化シリコン膜3を選択除去する。その後リンイオンの注
入を行い、N型拡散層5を形成する。次に第2図(b)
に示すように、フォトレジストマスク4を除去し、窒化
シリコン11!I3をマスクとして選択酸化を行い、N
型拡散層5の上に厚い酸化膜6を成長させる。次に、窒
化シリコン膜3を除去し、厚い酸化膜6をマスクとして
、ボロンイオンの注入を行い、P型拡散層7を形成する
。
その後第2図(C)に示すように、ドライブイン工程を
経て、Nウェル8およびPウェル9の形成が行なわれる
。
経て、Nウェル8およびPウェル9の形成が行なわれる
。
発明が解決しようとする課題
しかし、上述の従来例は、熱酸化工程や窒化シフコン膜
成長工程、窒化シリコン膜選択除去工程など、工程数が
多いという問題点を有している。
成長工程、窒化シリコン膜選択除去工程など、工程数が
多いという問題点を有している。
本発明は、製造工程数を少なくしつつ、両ウェル構造を
有するCMO3型半導体装置の製造方法を提供するもの
である。
有するCMO3型半導体装置の製造方法を提供するもの
である。
課題を解決するための手段
本発明の方法は、一導電型の半導体基板の全面に一導電
型付与不純物イオンを注入した後、フォトレジストマス
ク又は酸化膜マスクを用いて、前記一導電型付与不純物
層を選択除去し、次いで、反対導電型付与不純物イオン
を注入し、フォトレジストマスク又は酸化膜マスクを除
去した後、ドライブイン工程を行うことによって一導電
ウェルと反対導電型ウェルとを同時に形成しようとする
ものである。
型付与不純物イオンを注入した後、フォトレジストマス
ク又は酸化膜マスクを用いて、前記一導電型付与不純物
層を選択除去し、次いで、反対導電型付与不純物イオン
を注入し、フォトレジストマスク又は酸化膜マスクを除
去した後、ドライブイン工程を行うことによって一導電
ウェルと反対導電型ウェルとを同時に形成しようとする
ものである。
作用
本発明の方法によれば、半導体基板全面に注入された一
導電型付与不純物層をフォトレジストマスクを用いて選
択除去し、この一導電型付与不純物層の選択除去された
領域に、同一フォトレジスト膜をマスクとして、反対導
電型付与不鈍物層を形成することができる。即ち、従来
例のような窒化シリコン膜成長や窒化シリコン膜選択除
去工程、さらには熱酸化工程等を必要とせず、簡単なプ
ロセスで両ウェル構造を有するCMO8型半導体装置が
得られる。
導電型付与不純物層をフォトレジストマスクを用いて選
択除去し、この一導電型付与不純物層の選択除去された
領域に、同一フォトレジスト膜をマスクとして、反対導
電型付与不鈍物層を形成することができる。即ち、従来
例のような窒化シリコン膜成長や窒化シリコン膜選択除
去工程、さらには熱酸化工程等を必要とせず、簡単なプ
ロセスで両ウェル構造を有するCMO8型半導体装置が
得られる。
実施例
次に本発明によるCMO8型半導体装置の製造方法を第
1図(a)〜(d)の図面を用いて説明する。ここでは
実施例として、N型基板を用いた場合について述べるが
、P型基板、エビ基板等も全く同様である。
1図(a)〜(d)の図面を用いて説明する。ここでは
実施例として、N型基板を用いた場合について述べるが
、P型基板、エビ基板等も全く同様である。
まず第1図(a)のように、N型基板1の全面にN型不
純物のリンイオンを100keV、]、X10”cm−
2注入し、N型付与不純物層5を形成する。次いで、第
1図(b)のように例えばフォトレジスト10をマスク
としてN型基板1をエツチングし、N型付与不純物層5
を選択除去する。このN型基板1のエツチングは、約0
.15〜0.2μm程度実施するだけでN型付与不純物
層5を選択除去可能である。次いで、第1図(C)のよ
うに、フォトレジスト膜10をマスクとしてP型付与不
純物のボロンイオンを50keVで5 X 1012c
n+−2注入し、P型付与不純物層7を形成する。次い
でフォトレジスト膜10を除去し、1200℃で5時間
窒素雰囲気中で熱処理を行うことによって、第1図(d
)のように、N型ウェル8およびP型ウェル9が形成さ
れる。
純物のリンイオンを100keV、]、X10”cm−
2注入し、N型付与不純物層5を形成する。次いで、第
1図(b)のように例えばフォトレジスト10をマスク
としてN型基板1をエツチングし、N型付与不純物層5
を選択除去する。このN型基板1のエツチングは、約0
.15〜0.2μm程度実施するだけでN型付与不純物
層5を選択除去可能である。次いで、第1図(C)のよ
うに、フォトレジスト膜10をマスクとしてP型付与不
純物のボロンイオンを50keVで5 X 1012c
n+−2注入し、P型付与不純物層7を形成する。次い
でフォトレジスト膜10を除去し、1200℃で5時間
窒素雰囲気中で熱処理を行うことによって、第1図(d
)のように、N型ウェル8およびP型ウェル9が形成さ
れる。
以降は通常の技術によって、N型ウェル8内にはPチャ
ンネルトランジスタ、P型ウェル9内にはNチャンネル
トランジスタを形成し、CMO8型半導体装置が得られ
る。
ンネルトランジスタ、P型ウェル9内にはNチャンネル
トランジスタを形成し、CMO8型半導体装置が得られ
る。
なお、本実施例では一導電型不純物としてリンイオン、
反対導電型不純物としてボロンイオンとしたが、この逆
でもよいことは明白である。
反対導電型不純物としてボロンイオンとしたが、この逆
でもよいことは明白である。
またエツチングマスクとしてフォトレジストを用いたが
、酸化膜等の他のマスク材でもよい。
、酸化膜等の他のマスク材でもよい。
発明の効果
上述した本発明の方法によれば、簡単なプロセスで両ウ
ェル構造を有するCMO3型半導体装置が得られる。さ
らに、従来例に比べて熱処理の回数が減り、ウェル橘造
羅定までの熱処理は1200℃のドライブイン工程のみ
とすることが可能であるため、ウェルの不純物プロファ
イルの制御が容易で、信頼性の高いCMO8型半導体装
置が得られる。
ェル構造を有するCMO3型半導体装置が得られる。さ
らに、従来例に比べて熱処理の回数が減り、ウェル橘造
羅定までの熱処理は1200℃のドライブイン工程のみ
とすることが可能であるため、ウェルの不純物プロファ
イルの制御が容易で、信頼性の高いCMO8型半導体装
置が得られる。
第1図(a)〜(d)は本発明の製造方法を説明するた
めの工程断面図、第2図(a)〜(C)は従来の製造方
法を説明するための工程断面図である。 1・・・・・・シリコン基板、2・・・・・・熱酸化膜
、3・・・・・・窒化シリコン膜、4・・・・・・フォ
トレジストIIQ、5・・・・・・N型拡散層、6・・
・・・・厚い酸化膜、7・・・・・・P型拡散層、8・
・・・・・N型ウェル、9・・・・・・P型つェル、1
0・・・・・・フォトレジスト膜。
めの工程断面図、第2図(a)〜(C)は従来の製造方
法を説明するための工程断面図である。 1・・・・・・シリコン基板、2・・・・・・熱酸化膜
、3・・・・・・窒化シリコン膜、4・・・・・・フォ
トレジストIIQ、5・・・・・・N型拡散層、6・・
・・・・厚い酸化膜、7・・・・・・P型拡散層、8・
・・・・・N型ウェル、9・・・・・・P型つェル、1
0・・・・・・フォトレジスト膜。
Claims (1)
- 一導電型半導体基板の全面に一導電型付与不純物イオン
を注入してその不純物層を形成する工程と、前記一導電
型不純物層をマスクエッチングによって選択除去する工
程と、前記マスクを用いて、反対導電型付与不純物イオ
ンを選択注入してその不純物層を形成する工程と、前記
マスクを除去した後、熱処理により前記一導電型不純物
層と前記反対導電型不純物層とを前記半導体基板中に熱
拡散して自己整合的にそれぞれ一導電型ウェルおよび反
対導電型ウェルを形成する工程とをそなえたCMOS型
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1144703A JPH039558A (ja) | 1989-06-07 | 1989-06-07 | Cmos型半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1144703A JPH039558A (ja) | 1989-06-07 | 1989-06-07 | Cmos型半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH039558A true JPH039558A (ja) | 1991-01-17 |
Family
ID=15368321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1144703A Pending JPH039558A (ja) | 1989-06-07 | 1989-06-07 | Cmos型半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH039558A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5413944A (en) * | 1994-05-06 | 1995-05-09 | United Microelectronics Corporation | Twin tub CMOS process |
JPH08316168A (ja) * | 1995-05-24 | 1996-11-29 | Nec Corp | 半導体装置の製造方法 |
US5766970A (en) * | 1992-02-25 | 1998-06-16 | Samsung Electronics Co., Ltd. | Method of manufacturing a twin well semiconductor device with improved planarity |
-
1989
- 1989-06-07 JP JP1144703A patent/JPH039558A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5766970A (en) * | 1992-02-25 | 1998-06-16 | Samsung Electronics Co., Ltd. | Method of manufacturing a twin well semiconductor device with improved planarity |
US5413944A (en) * | 1994-05-06 | 1995-05-09 | United Microelectronics Corporation | Twin tub CMOS process |
JPH08316168A (ja) * | 1995-05-24 | 1996-11-29 | Nec Corp | 半導体装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0974072A (ja) | 半導体装置の製造方法 | |
JPH0193159A (ja) | BiCMOS素子の製造方法 | |
JPS61242064A (ja) | 相補型半導体装置の製造方法 | |
JPS63305546A (ja) | 半導体集積回路装置の製造方法 | |
JPH039558A (ja) | Cmos型半導体装置の製造方法 | |
JPH1065019A (ja) | Cmosデバイスの製造方法 | |
JPH08167646A (ja) | Simox基板、simox基板の製造方法及び半導体装置の製造方法 | |
JPH0272661A (ja) | 半導体装置の製造方法 | |
JPS6197859A (ja) | 相補型mos集積回路の製造方法 | |
JPH01220858A (ja) | 半導体装置の製造方法 | |
JPH03262154A (ja) | BiCMOS型半導体集積回路の製造方法 | |
JPH09321233A (ja) | 半導体装置の製造方法 | |
JPH1027855A (ja) | Cmosトランジスタの製造方法 | |
JP2633525B2 (ja) | 半導体装置の製造方法 | |
JPH0316150A (ja) | 半導体素子の製造方法 | |
JPS6244862B2 (ja) | ||
JPS5975653A (ja) | 半導体集積回路装置の製造方法 | |
JPS62243355A (ja) | Cmos型半導体装置の製造方法 | |
JPH02189965A (ja) | 半導体装置の製造方法 | |
JPH0387060A (ja) | 半導体装置の製造方法 | |
JPS6221264A (ja) | 半導体装置の製造方法 | |
JPS6043028B2 (ja) | 半導体装置の製造方法 | |
JPS60105267A (ja) | 半導体装置の製造方法 | |
JPS6248059A (ja) | 半導体装置の製造方法 | |
JPH05152324A (ja) | 半導体装置の製造方法 |