JPS5834938B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5834938B2 JPS5834938B2 JP55094684A JP9468480A JPS5834938B2 JP S5834938 B2 JPS5834938 B2 JP S5834938B2 JP 55094684 A JP55094684 A JP 55094684A JP 9468480 A JP9468480 A JP 9468480A JP S5834938 B2 JPS5834938 B2 JP S5834938B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。
従来たとえばＭＯ８集積回路等においては周知のように
、インバータ回路の負荷部としては、第３図に示すよう
に、ＭＯＳトランジスタのゲートＧをドレインＤに接続
することによって構成されてきた。
、インバータ回路の負荷部としては、第３図に示すよう
に、ＭＯＳトランジスタのゲートＧをドレインＤに接続
することによって構成されてきた。
この場合、電源電圧ＶＤＤとしては通常−１２Ｖあるい
は一２４Ｖの高電圧を印加しなければならず、このため
、高速動作化、あるいは他のバイポーラトランジスタ回
路との直結が難しかった。
は一２４Ｖの高電圧を印加しなければならず、このため
、高速動作化、あるいは他のバイポーラトランジスタ回
路との直結が難しかった。
これを改善するため昨今Ｅ／Ｄ方式ＭＯ８型インバータ
回路（ＩＣ）が開発され製品化されているが、なお一層
の低電源電圧と、消費電力の低減を要望される用途に対
して十分ではな力りた。
回路（ＩＣ）が開発され製品化されているが、なお一層
の低電源電圧と、消費電力の低減を要望される用途に対
して十分ではな力りた。
本発明は半導体基板上の絶縁膜上に設けられた多結晶シ
リコン膜中に適量不純物をイオン注入法で導入し抵抗層
を形成するとともに、この抵抗層に連続する多結晶シリ
コン膜に抵抗層の多結晶シリコン膜上に形成された絶縁
膜のみをマスクとして不純物を導入して抵抗層との接続
領域を形成するもので、この抵抗をたとえばシリコンゲ
ート方式のＭＯ８電界効果トランジスタから構成される
ＭＯＳインバータ回路（ＩＣ）の負荷等とすることによ
り、低電圧で動作し、消費電力が低減し、かつ高速動作
の可能で占有面積の小さな高抵抗とトランジスタの一体
化された半導体装置を容易に得ることができる。
リコン膜中に適量不純物をイオン注入法で導入し抵抗層
を形成するとともに、この抵抗層に連続する多結晶シリ
コン膜に抵抗層の多結晶シリコン膜上に形成された絶縁
膜のみをマスクとして不純物を導入して抵抗層との接続
領域を形成するもので、この抵抗をたとえばシリコンゲ
ート方式のＭＯ８電界効果トランジスタから構成される
ＭＯＳインバータ回路（ＩＣ）の負荷等とすることによ
り、低電圧で動作し、消費電力が低減し、かつ高速動作
の可能で占有面積の小さな高抵抗とトランジスタの一体
化された半導体装置を容易に得ることができる。
以下本発明の実施例としてシリコンゲート方式ＭＯＳト
ランジスタと一体形成した抵抗素子の製造を、第１図お
よび第２図を参照して説明する。
ランジスタと一体形成した抵抗素子の製造を、第１図お
よび第２図を参照して説明する。
１はＮ型シリコン基板（面指数１００）でその上に約５
ｏｏｏ人のフィールド酸化膜２を形成しく第１図ａ）、
次にドライバーＭＯ８ｔ−ランジスタとなるべき領域を
フィールド酸化膜２にフォトエツチング法で孔３をあけ
（第１図ｂ）、次にこの孔３の部分にゲート酸化膜４を
ｄｒｙｃ＞２中で、約１０００人形成する（第１図Ｃ）
。
ｏｏｏ人のフィールド酸化膜２を形成しく第１図ａ）、
次にドライバーＭＯ８ｔ−ランジスタとなるべき領域を
フィールド酸化膜２にフォトエツチング法で孔３をあけ
（第１図ｂ）、次にこの孔３の部分にゲート酸化膜４を
ｄｒｙｃ＞２中で、約１０００人形成する（第１図Ｃ）
。
引続き、ドライバーＭＯ８Ｉ−ランジスタのゲート電極
および負荷抵抗形成用の多結晶シリコン膜５を約４００
０λ形威しく第１図ｄ）、ドライバーＭＯＳトランジス
タのゲート電極の多結晶シリコン膜及びソース・ドレイ
ン領域に不純物拡散するとき、負荷抵抗となる多結晶シ
リコン膜に不純物が拡散しないように拡散用マスクとな
る絶縁膜すなわち熱酸化膜あるいはＣＶＤ酸化膜６を形
成する（第１図ｅ）。
および負荷抵抗形成用の多結晶シリコン膜５を約４００
０λ形威しく第１図ｄ）、ドライバーＭＯＳトランジス
タのゲート電極の多結晶シリコン膜及びソース・ドレイ
ン領域に不純物拡散するとき、負荷抵抗となる多結晶シ
リコン膜に不純物が拡散しないように拡散用マスクとな
る絶縁膜すなわち熱酸化膜あるいはＣＶＤ酸化膜６を形
成する（第１図ｅ）。
しかる後、負荷抵抗となる多結晶シリコン膜上の絶縁膜
６のみ残し他は弗酸で除去する（第１図ｆ）。
６のみ残し他は弗酸で除去する（第１図ｆ）。
次にドライバーＭＯ８Ｉ−ランジスク部のゲート酸化膜
４上および負荷抵抗素子部（抵抗層とそれに連続した低
抵抗領域）の多結晶シリコン膜５のみを残して他の多結
晶シリコン膜を除去しく第１図ｇ）、さらにソースおよ
びドレインの拡散窓７゜７′を形成する（第１図ｈ）。
４上および負荷抵抗素子部（抵抗層とそれに連続した低
抵抗領域）の多結晶シリコン膜５のみを残して他の多結
晶シリコン膜を除去しく第１図ｇ）、さらにソースおよ
びドレインの拡散窓７゜７′を形成する（第１図ｈ）。
しかる後、通常のシリコンケート方式と同じようにソー
ス・ドレイン領域およびマスクとなる酸化膜あるいはＣ
ＶＤ酸化膜６で覆われていない多結晶シリコン膜５へ基
板と反対導電型のｐ型不純物を矢印Ｘのように導入する
（第１図ｇ）。
ス・ドレイン領域およびマスクとなる酸化膜あるいはＣ
ＶＤ酸化膜６で覆われていない多結晶シリコン膜５へ基
板と反対導電型のｐ型不純物を矢印Ｘのように導入する
（第１図ｇ）。
この工程により比較的高濃度のソース・ドレイン領域８
，８′、ゲート電極５′、抵抗層に連接する領域５〃を
形成する。
，８′、ゲート電極５′、抵抗層に連接する領域５〃を
形成する。
そしてその後１１Ｂ＋イオンを５０Ｋｅｙ程度の加速エ
ネルギーで１０１４■ｏｎｓ／ｃＩｉＬ程度で酸化膜６
を通して矢印Ｙのように注入し、酸化膜６下の多結晶シ
リコン膜にボロンを導入し、９００℃で１０分程度アニ
ールすることにより、酸化膜６下の多結晶シリコン膜５
に高抵抗の抵抗層９が形成される（第１図ｊ）。
ネルギーで１０１４■ｏｎｓ／ｃＩｉＬ程度で酸化膜６
を通して矢印Ｙのように注入し、酸化膜６下の多結晶シ
リコン膜にボロンを導入し、９００℃で１０分程度アニ
ールすることにより、酸化膜６下の多結晶シリコン膜５
に高抵抗の抵抗層９が形成される（第１図ｊ）。
次に通常のシリコンゲートＭＯ８ＩＣと同様に、全面を
絶縁膜で覆い、選択的に窓あけして配線を形成して完成
する。
絶縁膜で覆い、選択的に窓あけして配線を形成して完成
する。
こうして、多結晶シリコン膜５よりなる抵抗層９と抵抗
に連続した低抵抗領域５〃が形成された半導体抵抗素子
と、これを負荷抵抗とするシリコンゲート方式ＭＯＳト
ランジスタとを一体化したインバータ回路を有する半導
体装置が非常に容易に製造できる。
に連続した低抵抗領域５〃が形成された半導体抵抗素子
と、これを負荷抵抗とするシリコンゲート方式ＭＯＳト
ランジスタとを一体化したインバータ回路を有する半導
体装置が非常に容易に製造できる。
たとえば、インバータ回路においては負荷抵抗として高
シート抵抗が要求され、この高シート抵抗を半導体集積
回路においては制御性よく形成することが強く要求され
る。
シート抵抗が要求され、この高シート抵抗を半導体集積
回路においては制御性よく形成することが強く要求され
る。
本発明では抵抗層９の形成に際し、多結晶シリコン膜へ
不純物を導入する方法として制御性の優れたイオン注入
法を用いており、イオン注入による不純物量を制御する
のみで高シート抵抗を容易に制（財）できる。
不純物を導入する方法として制御性の優れたイオン注入
法を用いており、イオン注入による不純物量を制御する
のみで高シート抵抗を容易に制（財）できる。
したがって、微小で寄生容量の極めて小さい抵抗を得る
ことができ、高密度、高速動作の半導体集積回路製造に
極めて好都合である。
ことができ、高密度、高速動作の半導体集積回路製造に
極めて好都合である。
また、抵抗層に連続した低抵抗領域も本発明では抵抗層
形成用に用いた多結晶シリコン膜にて形成することがで
きるとともに低抵抗領域形成のための不純物導入は多結
晶シリコン上の絶縁膜のみによって行っており、多結晶
シリコン膜上に単にＳｉＯ２等の絶縁膜のみを形成する
だけでよく、簡単な工程で行うことができる。
形成用に用いた多結晶シリコン膜にて形成することがで
きるとともに低抵抗領域形成のための不純物導入は多結
晶シリコン上の絶縁膜のみによって行っており、多結晶
シリコン膜上に単にＳｉＯ２等の絶縁膜のみを形成する
だけでよく、簡単な工程で行うことができる。
すなわち、本発明では極めてシート高い抵抗を容易に実
現できるため、低抵抗領域を長く形成しても全体の抵抗
値にはほとんど影響しない。
現できるため、低抵抗領域を長く形成しても全体の抵抗
値にはほとんど影響しない。
したがって、低抵抗領域を他の素子への接続用として用
いることも可能である。
いることも可能である。
さらに、本発明ではトランジスタと高い抵抗値を有する
微小な抵抗素子とを容易に一体化形成することができる
。
微小な抵抗素子とを容易に一体化形成することができる
。
なお、第１図ではＰチャネルＭＯ８Ｉ−ランジスタの場
合について説明したが、ＮチャネルＭＯＳトランジスタ
あるいは他のトランジスタについても同様に形成できる
ことは勿論のことである。
合について説明したが、ＮチャネルＭＯＳトランジスタ
あるいは他のトランジスタについても同様に形成できる
ことは勿論のことである。
第２図は第１図の方法を用いて製造した半導体抵抗素子
を用いたインバータ回路である。
を用いたインバータ回路である。
このように、第１図によれば、抵抗層には、ソース・ド
レイン領域ならびにＭＯ８Ｉ−ランジスタのゲート電極
の形成と同時に容易な方法で形成される低抵抗の多結晶
シリコン膜よりなる領域が連続されており、この低抵抗
の領域の任意の部分に金属電極を形成することができる
。
レイン領域ならびにＭＯ８Ｉ−ランジスタのゲート電極
の形成と同時に容易な方法で形成される低抵抗の多結晶
シリコン膜よりなる領域が連続されており、この低抵抗
の領域の任意の部分に金属電極を形成することができる
。
又、第１図では抵抗領域、これと連続した低抵抗領域、
ＭＯＳトランジスタのゲート電極も多結晶シリコン膜よ
りなっており、これらの電気的接続も容易である。
ＭＯＳトランジスタのゲート電極も多結晶シリコン膜よ
りなっており、これらの電気的接続も容易である。
また、低抵抗領域と抵抗層の形成順序はどちらが先でも
良いとともに、本発明にて製造された抵抗素子は様々な
回路に適用できることはいうまでもない。
良いとともに、本発明にて製造された抵抗素子は様々な
回路に適用できることはいうまでもない。
上記実施例から明らかなように本発明によれば、高抵抗
の抵抗素子の抵抗値を制御性良く実現できるとともに、
これと連続した低抵抗領域の形成も容易な方法で行うこ
とができ、さらに多結晶シリコン膜にてこれらを一体に
形成できるため、コンタクトの形成、他の素子への接続
も容易でとくに高密度、高性能な半導体装置の製造に大
きく寄与するものである。
の抵抗素子の抵抗値を制御性良く実現できるとともに、
これと連続した低抵抗領域の形成も容易な方法で行うこ
とができ、さらに多結晶シリコン膜にてこれらを一体に
形成できるため、コンタクトの形成、他の素子への接続
も容易でとくに高密度、高性能な半導体装置の製造に大
きく寄与するものである。
【図面の簡単な説明】
第１図ａ＝ｊは本発明の一実施例にかかる半導体装置の
製造方法を説明する工程図、第２図は本発明の方法で得
た半導体装置の回路図、第３図は従来の半導体装置の回
路図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・シリ
コン酸化膜、５・・・・・・多結晶シリコン膜、５′・
・・・・・ゲート電極、５〃・・・・・・抵抗層に連続
する領域、６・・・・・・酸化膜、９・・・・・・抵抗
層。
製造方法を説明する工程図、第２図は本発明の方法で得
た半導体装置の回路図、第３図は従来の半導体装置の回
路図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・シリ
コン酸化膜、５・・・・・・多結晶シリコン膜、５′・
・・・・・ゲート電極、５〃・・・・・・抵抗層に連続
する領域、６・・・・・・酸化膜、９・・・・・・抵抗
層。
Claims (1)
- １ シリコンゲート方式のＭＯＳトランジスタ、負荷抵
抗となる抵抗層および前記抵抗層に連続する低抵抗領域
を有する半導体装置の製造方法において、半導体基板上
に第１の絶縁膜およびゲート絶縁膜を選択的に形成する
工程と、前記ゲート絶縁膜および前記第１の絶縁膜上に
多結晶シリコン膜を形成する工程と、前記第１の絶縁膜
上の多結晶シリコン膜の所定領域上に第２の絶縁膜を形
成し、前記ゲート絶縁膜上の多結晶シリコン膜の表面全
域と前記トランジスタのソース、ドレイン領域と前記第
２の絶縁膜をマスクとして前記所定領域以外の前記第１
の絶縁膜上の多結晶シリコン膜に不純物を導入して、前
記トランジスタと低抵抗領域を形成する工程と、しかる
のちイオン注入法を用いて少くとも前記多結晶シリコン
膜の所定領域に不Ｍｋｔ導入し、前記抵抗層を形成する
工程とを備えたことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55094684A JPS5834938B2 (ja) | 1980-07-10 | 1980-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55094684A JPS5834938B2 (ja) | 1980-07-10 | 1980-07-10 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6217272A Division JPS5710578B2 (ja) | 1972-06-20 | 1972-06-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56129359A JPS56129359A (en) | 1981-10-09 |
| JPS5834938B2 true JPS5834938B2 (ja) | 1983-07-29 |
Family
ID=14117026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55094684A Expired JPS5834938B2 (ja) | 1980-07-10 | 1980-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834938B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6293349U (ja) * | 1985-12-03 | 1987-06-15 | ||
| JPS6342142U (ja) * | 1986-09-01 | 1988-03-19 | ||
| JPH0183051U (ja) * | 1987-11-19 | 1989-06-02 | ||
| JPH0339474Y2 (ja) * | 1984-10-02 | 1991-08-20 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58148444A (ja) * | 1982-03-01 | 1983-09-03 | Matsushita Electric Ind Co Ltd | 集積回路の製造方法 |
| JPS58219759A (ja) * | 1982-06-15 | 1983-12-21 | Oki Electric Ind Co Ltd | 多結晶シリコン抵抗の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4922871A (ja) * | 1972-06-20 | 1974-02-28 | ||
| JPS5324290A (en) * | 1976-08-18 | 1978-03-06 | Nec Corp | Semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5628775Y2 (ja) * | 1972-03-29 | 1981-07-08 |
-
1980
- 1980-07-10 JP JP55094684A patent/JPS5834938B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4922871A (ja) * | 1972-06-20 | 1974-02-28 | ||
| JPS5324290A (en) * | 1976-08-18 | 1978-03-06 | Nec Corp | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0339474Y2 (ja) * | 1984-10-02 | 1991-08-20 | ||
| JPS6293349U (ja) * | 1985-12-03 | 1987-06-15 | ||
| JPS6342142U (ja) * | 1986-09-01 | 1988-03-19 | ||
| JPH0183051U (ja) * | 1987-11-19 | 1989-06-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56129359A (en) | 1981-10-09 |
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