JP2821144B2 - パラレル・シリアル変換回路 - Google Patents
パラレル・シリアル変換回路Info
- Publication number
- JP2821144B2 JP2821144B2 JP63210760A JP21076088A JP2821144B2 JP 2821144 B2 JP2821144 B2 JP 2821144B2 JP 63210760 A JP63210760 A JP 63210760A JP 21076088 A JP21076088 A JP 21076088A JP 2821144 B2 JP2821144 B2 JP 2821144B2
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- Japan
- Prior art keywords
- cmos
- control signal
- level
- input
- parallel
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、光通信用CMI−CODEC等に用いるパラレル・
シリアル変換回路に係り、特に次段でD/FF（Ｄフリップ
フロップ）等により出力をラッチする場合に好適なパラ
レル・シリアル変換回路に関する。
シリアル変換回路に係り、特に次段でD/FF（Ｄフリップ
フロップ）等により出力をラッチする場合に好適なパラ
レル・シリアル変換回路に関する。
従来のパラレル・シリアル変換回路は、例えば津川順
著「ディジタルIC入門」電波新聞社発行（1956年３月）
第123頁に記載のようにゲート３段で構成され、制御信
号Ｃに対してゲート３段の遅延があった。
著「ディジタルIC入門」電波新聞社発行（1956年３月）
第123頁に記載のようにゲート３段で構成され、制御信
号Ｃに対してゲート３段の遅延があった。
上記従来技術は回路の遅延時間の点について配慮がさ
れておらず、ゲート１個の平均遅延時間をtaとして遅延
ばらつきを±ａ％とすると、パラレル・シリアル変換回
路の遅延時間が3taとなり、入出力間の遅延ばらつきが
±３×（ta×a/100）となって、この出力を次段のD/FF
でラッチする場合には遅延時間が大きいとラッチできな
いという問題があった。
れておらず、ゲート１個の平均遅延時間をtaとして遅延
ばらつきを±ａ％とすると、パラレル・シリアル変換回
路の遅延時間が3taとなり、入出力間の遅延ばらつきが
±３×（ta×a/100）となって、この出力を次段のD/FF
でラッチする場合には遅延時間が大きいとラッチできな
いという問題があった。
本発明の目的は、回路の遅延時間を小さくして入出力
間の遅延ばらつきを減少させうるパラレル・シリアル変
換回路を提供するにある。
間の遅延ばらつきを減少させうるパラレル・シリアル変
換回路を提供するにある。
上記目的は、第１の入力端子と出力端子との間に制御
信号が“H"レベルで第１の入力端子の入力データをラッ
チするレベルトリガ形（レベルラッチ形）D/FF（Ｄフリ
ップフロップ）と、インバータと、制御信号が“L"レベ
ルでオンする第１のCMOSスイッチを直列に接続すると共
に、第２の入力端子と出力端子の間に制御信号が“H"レ
ベルでオンする第２のCMOSスイッチを接続して成り、例
えば上記レベル形D/FF内で用いるスイッチサイズよりも
第１および第２のCMOSスイッチのスイッチサイズを大き
くし、また上記レベルトリガ形D/FF内で用いるインバー
タと上記インバータをBi−CMOSインバータにしたパラレ
ル・シリアル変換回路により達成される。
信号が“H"レベルで第１の入力端子の入力データをラッ
チするレベルトリガ形（レベルラッチ形）D/FF（Ｄフリ
ップフロップ）と、インバータと、制御信号が“L"レベ
ルでオンする第１のCMOSスイッチを直列に接続すると共
に、第２の入力端子と出力端子の間に制御信号が“H"レ
ベルでオンする第２のCMOSスイッチを接続して成り、例
えば上記レベル形D/FF内で用いるスイッチサイズよりも
第１および第２のCMOSスイッチのスイッチサイズを大き
くし、また上記レベルトリガ形D/FF内で用いるインバー
タと上記インバータをBi−CMOSインバータにしたパラレ
ル・シリアル変換回路により達成される。
上記パラレル・シリアル変換回路は、制御信号が“H"
レベルのときに第２のCMOSスイッチがオンすることによ
り第２の入力端子の入力データを出力端子に出力すると
共に、このとき第１の入力端子の入力データをレベルト
リガ形（レベルラッチ形）D/FFにラッチしていて、つぎ
に制御信号が“L"レベルのときに第１のCMOSスイッチが
オンすることにより上記レベルラッチ形D/FFにラッチし
ていたデータを出力端子に出力するので、第１および第
２の入力端子に入力されたパラレルデータが出力端子に
シリアルデータに変換されて出力され、このときの制御
信号に対するデータの遅延時間が第１または第２のCMOS
スイッチの遅延時間となる。ここで、第１または第２の
CMOSスイッチの１個の平均遅延時間をtd（一般にtdは従
来のゲート１個の遅延時間taよりも小さい）とし、遅延
ばらつきを±ａ％とすると、本CMOSスイッチで構成した
パラレル・シリアル変換回路の遅延ばらつきは±td×a/
100となるから、したがって従来のゲート３段で構成さ
れたパラレル・シリアル変換回路よりも遅延ばらつきを
1/3に低減できる。また、CMOSスイッチのスイッチサイ
ズを大きくすることによりより高速化が図られ、さらに
CMOSスイッチをBi−MOSとすることにより高速化および
遅延ばらつきをさらに低減化できる。
レベルのときに第２のCMOSスイッチがオンすることによ
り第２の入力端子の入力データを出力端子に出力すると
共に、このとき第１の入力端子の入力データをレベルト
リガ形（レベルラッチ形）D/FFにラッチしていて、つぎ
に制御信号が“L"レベルのときに第１のCMOSスイッチが
オンすることにより上記レベルラッチ形D/FFにラッチし
ていたデータを出力端子に出力するので、第１および第
２の入力端子に入力されたパラレルデータが出力端子に
シリアルデータに変換されて出力され、このときの制御
信号に対するデータの遅延時間が第１または第２のCMOS
スイッチの遅延時間となる。ここで、第１または第２の
CMOSスイッチの１個の平均遅延時間をtd（一般にtdは従
来のゲート１個の遅延時間taよりも小さい）とし、遅延
ばらつきを±ａ％とすると、本CMOSスイッチで構成した
パラレル・シリアル変換回路の遅延ばらつきは±td×a/
100となるから、したがって従来のゲート３段で構成さ
れたパラレル・シリアル変換回路よりも遅延ばらつきを
1/3に低減できる。また、CMOSスイッチのスイッチサイ
ズを大きくすることによりより高速化が図られ、さらに
CMOSスイッチをBi−MOSとすることにより高速化および
遅延ばらつきをさらに低減化できる。
以下に本発明の実施例を第１図から第５図により説明
する。
する。
第１図は本発明によるパラレル・シリアル変換回路の
一実施例を示す回路図である。第１図において、a,bは
第1,第２のデータ入力端子、ｃは入力クロック端子、１
はレベルラッチ（レベルトリガ）Bi−CMOS形D/FF、２は
Bi−CMOSインバータ、3,4は第1,第２のCMOSスイッチ、
５は負荷容量、ｄはデータ出力端子である。11,12はCMO
Sスイッチ、13,14はBi−CMOSインバータである。
一実施例を示す回路図である。第１図において、a,bは
第1,第２のデータ入力端子、ｃは入力クロック端子、１
はレベルラッチ（レベルトリガ）Bi−CMOS形D/FF、２は
Bi−CMOSインバータ、3,4は第1,第２のCMOSスイッチ、
５は負荷容量、ｄはデータ出力端子である。11,12はCMO
Sスイッチ、13,14はBi−CMOSインバータである。
第１図の第１の入力端子ａと出力端子ｄの間に入力ク
ロック端子ｃの制御信号が“H"で第１の入力端子ａの入
力データをラッチするレベルラッチBi−CMOS形D/FF1
と、Bi−CMOSインバータ２と、入力クロック端子ｃの制
御信号が“L"でオンする第１のCMOSスイッチ３とを直列
に接続すると共に、第２の入力端子ｂと出力端子ｄの間
に入力クロック端子ｃの制御信号が“H"でオンする第２
のCMOSスイッチ４を上記第１のCMOSスイッチ３と並列的
に接続し、出力端子ｄとアース間に負荷容量５がある。
また、レベルラッチBi−CMOS形D/FF1は第１の入力端子
ａとBi−CMOSインバータ２の間に入力クロック端子ｃの
制御信号が“H"でオンするCMOSスイッチ11とBi−CMOSイ
ンバータ13を直列に接続すると共に、上記インバータ13
の入出力端子間にクロック入力端子ｃの制御信号が“L"
でオンするCMOSスイッチ12と逆方向のBi−CMOSインバー
タ14の直列回路を並列に接続して成る。
ロック端子ｃの制御信号が“H"で第１の入力端子ａの入
力データをラッチするレベルラッチBi−CMOS形D/FF1
と、Bi−CMOSインバータ２と、入力クロック端子ｃの制
御信号が“L"でオンする第１のCMOSスイッチ３とを直列
に接続すると共に、第２の入力端子ｂと出力端子ｄの間
に入力クロック端子ｃの制御信号が“H"でオンする第２
のCMOSスイッチ４を上記第１のCMOSスイッチ３と並列的
に接続し、出力端子ｄとアース間に負荷容量５がある。
また、レベルラッチBi−CMOS形D/FF1は第１の入力端子
ａとBi−CMOSインバータ２の間に入力クロック端子ｃの
制御信号が“H"でオンするCMOSスイッチ11とBi−CMOSイ
ンバータ13を直列に接続すると共に、上記インバータ13
の入出力端子間にクロック入力端子ｃの制御信号が“L"
でオンするCMOSスイッチ12と逆方向のBi−CMOSインバー
タ14の直列回路を並列に接続して成る。
第２図は第１図の入力クロック端子ｃの制御信号が
“H"でオンする制御信号“H"オン形CMOSスイッチ４（ま
たは11）の回路図である。第２図において、41はCMOS、
42はインバータである。第３図は第１図の入力クロック
端子ｃの制御信号が“L"でオンする制御信号“L"オン形
CMOSスイッチ３（または12）の回路図である。第３図に
おいて、31はCMOS、32はインバータである。
“H"でオンする制御信号“H"オン形CMOSスイッチ４（ま
たは11）の回路図である。第２図において、41はCMOS、
42はインバータである。第３図は第１図の入力クロック
端子ｃの制御信号が“L"でオンする制御信号“L"オン形
CMOSスイッチ３（または12）の回路図である。第３図に
おいて、31はCMOS、32はインバータである。
第４図は第１図のタイミングチャートである。第４図
において、第１図の第1,第２の入力端子a,bにそれぞれ
データA1〜An,B1〜Bnがパラレルに入力されると、入力
クロック端子ｃの制御信号が“H"のときには第１の入力
端子ａのデータA1〜Anはレベルラッチ形D/FF1でラッチ
されてインバータ２の出力ｅまで出力されると共に、第
２の入力端子ｂのデータB1〜Bnは第２のCMOスイッチ４
がオンとなるための出力端子ｄまで出力される。ついで
入力クロック端子ｃの制御信号が“L"のときには第１の
CMOSスイッチ２がオンとなるため先にクロック入力端子
ｃの制御信号が“H"でレベルラッチ形D/FF1にラッチさ
れたデータA1〜Anが出力端子ｄに出力される。このよう
にして、入力クロック端子ｃの制御信号が“H"のときに
データB1〜Bnが、“L"のときにデータA1〜Anがそれぞれ
交互に出力され、出力端子ｄにはデータB1,A1〜Bn,Anが
シリアルに出力される。
において、第１図の第1,第２の入力端子a,bにそれぞれ
データA1〜An,B1〜Bnがパラレルに入力されると、入力
クロック端子ｃの制御信号が“H"のときには第１の入力
端子ａのデータA1〜Anはレベルラッチ形D/FF1でラッチ
されてインバータ２の出力ｅまで出力されると共に、第
２の入力端子ｂのデータB1〜Bnは第２のCMOスイッチ４
がオンとなるための出力端子ｄまで出力される。ついで
入力クロック端子ｃの制御信号が“L"のときには第１の
CMOSスイッチ２がオンとなるため先にクロック入力端子
ｃの制御信号が“H"でレベルラッチ形D/FF1にラッチさ
れたデータA1〜Anが出力端子ｄに出力される。このよう
にして、入力クロック端子ｃの制御信号が“H"のときに
データB1〜Bnが、“L"のときにデータA1〜Anがそれぞれ
交互に出力され、出力端子ｄにはデータB1,A1〜Bn,Anが
シリアルに出力される。
上記により本回路の入力クロック端子ｃの制御信号に
対する出力端子ｄの信号の遅延時間はCMOSスイッチ3,4
の遅延時間となる。ここで、CMOSスイッチ3,4は負荷容
量５とCMOSスイッチ3,4のオン抵抗とによる時定数を小
さくするため、レベルラッチ形D/FF1に使用しているCMO
Sスイッチ11,12のスイッチサイズより大きくしてオン抵
抗値を下げている。
対する出力端子ｄの信号の遅延時間はCMOSスイッチ3,4
の遅延時間となる。ここで、CMOSスイッチ3,4は負荷容
量５とCMOSスイッチ3,4のオン抵抗とによる時定数を小
さくするため、レベルラッチ形D/FF1に使用しているCMO
Sスイッチ11,12のスイッチサイズより大きくしてオン抵
抗値を下げている。
第５図は本発明によるパラレル・シリアル変換回路の
他の実施例を示す回路図である。第５図において、第１
図と同一符号は相当部分を示し、６はレベルラッチCMOS
形D/FF、７はCMOSインバータ、15,16はCMOSインバータ
である。本回路はCMOSインバータ15,16を使用したレベ
ルラッチCMOS形D/FF6とCMOSインバータ７で構成してお
り、第１図のレベルラッチBi−CMOS形D/FF1とBi−CMOS
インバータ２で構成している回路に対して低消費電力化
を図っているが、その他は第１図の回路と同様である。
他の実施例を示す回路図である。第５図において、第１
図と同一符号は相当部分を示し、６はレベルラッチCMOS
形D/FF、７はCMOSインバータ、15,16はCMOSインバータ
である。本回路はCMOSインバータ15,16を使用したレベ
ルラッチCMOS形D/FF6とCMOSインバータ７で構成してお
り、第１図のレベルラッチBi−CMOS形D/FF1とBi−CMOS
インバータ２で構成している回路に対して低消費電力化
を図っているが、その他は第１図の回路と同様である。
本発明によれば、段数の削減により従来に比べて高速
化でき、Bi−CMOSで構成することにより高速化および遅
延ばらつきの低減化でき、CMOSスイッチのスイッチサイ
ズを大きくすることにより高速化を図れるなど、パラレ
ル・シリアル変換回路の高速化および遅延ばらつき低減
化が可能となり、光通信用CMI−CODEC等に利用できる。
化でき、Bi−CMOSで構成することにより高速化および遅
延ばらつきの低減化でき、CMOSスイッチのスイッチサイ
ズを大きくすることにより高速化を図れるなど、パラレ
ル・シリアル変換回路の高速化および遅延ばらつき低減
化が可能となり、光通信用CMI−CODEC等に利用できる。
【図面の簡単な説明】 第１図は本発明によるパラレル・シリアル変換回路の一
実施例を示す回路図、第２図は第１図の制御信号“H"オ
ン形CMOSスイッチの回路図、第３図は第１図の制御信号
“L"オン形CMOSスイッチの回路図、第４図は第１図のタ
イミングチャート、第５図は本発明によるパラレル・シ
リアル変換回路の他の実施例を示す回路図である。 １……レベルラッチ（レベルトリガ）Bi−CMOS形D/FF、 ２……Bi−CMOSインバータ、 3,4……第1,第２のCMOSスイッチ、 ６……レベルラッチCMOS形D/FF、 ７……CMOSインバータ、 a,b……第1,第２の入力端子、 ｃ……入力クロック（制御信号）端子、 ｄ……出力端子。
実施例を示す回路図、第２図は第１図の制御信号“H"オ
ン形CMOSスイッチの回路図、第３図は第１図の制御信号
“L"オン形CMOSスイッチの回路図、第４図は第１図のタ
イミングチャート、第５図は本発明によるパラレル・シ
リアル変換回路の他の実施例を示す回路図である。 １……レベルラッチ（レベルトリガ）Bi−CMOS形D/FF、 ２……Bi−CMOSインバータ、 3,4……第1,第２のCMOSスイッチ、 ６……レベルラッチCMOS形D/FF、 ７……CMOSインバータ、 a,b……第1,第２の入力端子、 ｃ……入力クロック（制御信号）端子、 ｄ……出力端子。
フロントページの続き (72)発明者 松本 眞明 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 首藤 晃一 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭61−283094（ＪＰ，Ａ) 実開 昭61−128841（ＪＰ，Ｕ) 特公 昭62−47008（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 9/00
Claims (1)
- 【請求項１】第１の入力端子と出力端子との間に制御信
号がＨレベルで第１の入力端子の入力データをラッチす
るレベルトリガ形D/FFと、 レベルトリガ形D/FFの出力を反転するインバータと、 インバータの出力を入力とし制御信号がＬレベルでオン
する第１のCMOSスイッチとを直列に接続すると共に、 第２の入力端子と上記出力端子との間に制御信号がＨレ
ベルでオンする第２のCMOSスイッチを接続し、 制御信号に対して前記第１のCMOSスイッチの遅延時間と
前記第２のCMOSスイッチの遅延時間とのいずれか大きい
方の遅延時間で動作することを特徴とするパラレル・シ
リアル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63210760A JP2821144B2 (ja) | 1988-08-26 | 1988-08-26 | パラレル・シリアル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63210760A JP2821144B2 (ja) | 1988-08-26 | 1988-08-26 | パラレル・シリアル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0260325A JPH0260325A (ja) | 1990-02-28 |
| JP2821144B2 true JP2821144B2 (ja) | 1998-11-05 |
Family
ID=16594675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63210760A Expired - Lifetime JP2821144B2 (ja) | 1988-08-26 | 1988-08-26 | パラレル・シリアル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2821144B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128841U (ja) * | 1985-01-30 | 1986-08-12 | ||
| JPS61283094A (ja) * | 1985-06-07 | 1986-12-13 | Sharp Corp | 集積回路装置 |
| JPS6247008A (ja) * | 1985-08-24 | 1987-02-28 | Ocean Cable Co Ltd | 光フアイバユニツト |
-
1988
- 1988-08-26 JP JP63210760A patent/JP2821144B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0260325A (ja) | 1990-02-28 |
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