JPH01304750A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01304750A JPH01304750A JP63135882A JP13588288A JPH01304750A JP H01304750 A JPH01304750 A JP H01304750A JP 63135882 A JP63135882 A JP 63135882A JP 13588288 A JP13588288 A JP 13588288A JP H01304750 A JPH01304750 A JP H01304750A
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- JP
- Japan
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- input
- buffer
- signal
- circuit
- input terminal
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000001514 detection method Methods 0.000 claims description 3
- 239000000872 buffer Substances 0.000 abstract description 55
- 238000000034 method Methods 0.000 abstract description 4
- 230000008054 signal transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に半導体集積回路の
入力電圧検出回路（以下人力バッファと称す）のしきい
値を外部から電気的に制御する回路構成に関する。
入力電圧検出回路（以下人力バッファと称す）のしきい
値を外部から電気的に制御する回路構成に関する。
従来、半導体集積回路の入力バッファのしきい値は、使
用するプロセス固有の条件または、回路構成により、一
種類に定められていた。マスタースライス方式の集積回
路では入力バッファ毎に回路構成の異なる入力バッファ
を選択して配置することにより複数のしきい値の入力バ
ッファを有する集積回路を実現することができるが、変
更可能な工程は集積回路製造工程に限られていた。
用するプロセス固有の条件または、回路構成により、一
種類に定められていた。マスタースライス方式の集積回
路では入力バッファ毎に回路構成の異なる入力バッファ
を選択して配置することにより複数のしきい値の入力バ
ッファを有する集積回路を実現することができるが、変
更可能な工程は集積回路製造工程に限られていた。
上述した従来の半導体集積回路は、入力バッファのしき
い値が一種類のみ、あるいは集積回路製造段階で一本の
入力端子に対して一種類に固定してしまう構造のため、
外部に接続する入力信号の振幅が複数存在する場合、一
種類のしきい値の入力バッファでは信号の伝達が不可あ
るいは余裕がなくなり、このため複数の入力バッファの
しきい値を有する集積回路を準備したり、入力信号の振
幅を集積回路の入力バッファのしきい値に合わせるため
の振幅変換回路を外部に接続しなければならないという
欠点がある。
い値が一種類のみ、あるいは集積回路製造段階で一本の
入力端子に対して一種類に固定してしまう構造のため、
外部に接続する入力信号の振幅が複数存在する場合、一
種類のしきい値の入力バッファでは信号の伝達が不可あ
るいは余裕がなくなり、このため複数の入力バッファの
しきい値を有する集積回路を準備したり、入力信号の振
幅を集積回路の入力バッファのしきい値に合わせるため
の振幅変換回路を外部に接続しなければならないという
欠点がある。
本発明の半導体集積回路は、−本の入力端子に対して複
数のしきい値の入力バッファと、このバッファ群から一
つのバッファを選択する回路と、外部端子に接続され、
入力バッファのしきい値をどの種類に設定するかを制御
する制御信号を有している。
数のしきい値の入力バッファと、このバッファ群から一
つのバッファを選択する回路と、外部端子に接続され、
入力バッファのしきい値をどの種類に設定するかを制御
する制御信号を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の入力回路部の回路図である
。入力端子１は入力バッファ５，６に電気的に共通に接
続され、入力バッファ５，６の出力はそれぞれ入力信号
選択回路１１に入力される。
。入力端子１は入力バッファ５，６に電気的に共通に接
続され、入力バッファ５，６の出力はそれぞれ入力信号
選択回路１１に入力される。
入力バッファ５，６はそれぞれ入力のしきい値が異なる
入力バッファで、本実施例ではＶｎＤ＝５Ｖ。
入力バッファで、本実施例ではＶｎＤ＝５Ｖ。
Ｖ ｓｓ ＝ＯＶのＣＭＯ８集積回路の入力バッファと
して、入力バッファ５はしきい値Ｖ ｔ ｈ １＝ １
／２ ＶＤＤ （’） ＣＭ ＯＳレベルに入カバッ
ファ、入力バッファ６はしきい値Ｖｔｈｚ＝４．５ｖの
ＴＴＬレベル入カバカバッファる。入力端子３は入力バ
ッファ９に接続され、入力バッファ９の出力は制御信号
１３として入力信号選択回路１１に入力される。入力端
子３をＶＤＤハイレベル定すると制御信号１３はハイレ
ベルになり、入力信号選択回路１１では入力バッファ６
の信号が有効となり、内部回路へ伝達される。また、反
対に入力端子３をＶ’３Ｂレベルに設定すると、制御信
号１３はロウレベルになり、選択回路１１により入力バ
ッファ５の信号が有効となり、内部回路へ伝達される。
して、入力バッファ５はしきい値Ｖ ｔ ｈ １＝ １
／２ ＶＤＤ （’） ＣＭ ＯＳレベルに入カバッ
ファ、入力バッファ６はしきい値Ｖｔｈｚ＝４．５ｖの
ＴＴＬレベル入カバカバッファる。入力端子３は入力バ
ッファ９に接続され、入力バッファ９の出力は制御信号
１３として入力信号選択回路１１に入力される。入力端
子３をＶＤＤハイレベル定すると制御信号１３はハイレ
ベルになり、入力信号選択回路１１では入力バッファ６
の信号が有効となり、内部回路へ伝達される。また、反
対に入力端子３をＶ’３Ｂレベルに設定すると、制御信
号１３はロウレベルになり、選択回路１１により入力バ
ッファ５の信号が有効となり、内部回路へ伝達される。
以上説明したように、入力端子３をＶＤＤハイレベルる
と入力端子１は入力バッファ６．入力信号選択回路１１
を経由して内部回路へ信号が伝達されるため、入力端子
のしきい値は動作上ＴＴＬレベル人カバカバッファなす
ことができる。一方、入力端子３をＶＳ８レベルにする
と入力端子１は入力バッファ５．入力信号選択回路１１
を経由して内部回路へ伝達されるため、入力端子１のし
きい値は、動作上ＣＭＯＳレベル人力バッファと見なす
ことができる。
と入力端子１は入力バッファ６．入力信号選択回路１１
を経由して内部回路へ信号が伝達されるため、入力端子
のしきい値は動作上ＴＴＬレベル人カバカバッファなす
ことができる。一方、入力端子３をＶＳ８レベルにする
と入力端子１は入力バッファ５．入力信号選択回路１１
を経由して内部回路へ伝達されるため、入力端子１のし
きい値は、動作上ＣＭＯＳレベル人力バッファと見なす
ことができる。
入力端子２．入カバッファ７，８．入力信号選択回路１
２で構成される入力回路は上記説明と同様に入力端子４
の設定電圧により入力バッファのしきい値を制御するこ
とができる。１本の制御信号で複数の入力信号選択回路
を共通に制御すること、内部回路の信号を制御信号とし
て使用することも可能である。
２で構成される入力回路は上記説明と同様に入力端子４
の設定電圧により入力バッファのしきい値を制御するこ
とができる。１本の制御信号で複数の入力信号選択回路
を共通に制御すること、内部回路の信号を制御信号とし
て使用することも可能である。
第２図は本発明の実施例２の入力回路部の回路図である
。各部の名称と接続は前述の実施例と重複するので省略
する。実施例２では入力信号選択回路１１．１２の回路
構成を、活性化信号入力端子性３−ステートバッファを
２回路配置し、制御信号１３．１４のレベルにより入力
信号選択回路１１．１２に入力される２本の信号のどち
らか一方が有効となる構成としている。
。各部の名称と接続は前述の実施例と重複するので省略
する。実施例２では入力信号選択回路１１．１２の回路
構成を、活性化信号入力端子性３−ステートバッファを
２回路配置し、制御信号１３．１４のレベルにより入力
信号選択回路１１．１２に入力される２本の信号のどち
らか一方が有効となる構成としている。
以上説明したように本発明は、−本の入力端子に対して
複数のしきい値の入力バッファと、このバッファ群から
一つのバッファを選択する回路と、外部端子に接続され
、入力バッファのしきい値をどの種類に設定するかを制
御する制御信号を有することにより、外部から入力され
る信号の振幅が複数存在しても、一種類の集積回路で信
号の伝達が実施できる、外部の振幅交換回路が不要にな
るなどの効果がある。
複数のしきい値の入力バッファと、このバッファ群から
一つのバッファを選択する回路と、外部端子に接続され
、入力バッファのしきい値をどの種類に設定するかを制
御する制御信号を有することにより、外部から入力され
る信号の振幅が複数存在しても、一種類の集積回路で信
号の伝達が実施できる、外部の振幅交換回路が不要にな
るなどの効果がある。
第１図は本発明の半導体集積回路の入力回路部の回路図
である。第２図は本発明の半導体集積回路の入力回路部
の回路図である。 ■・・・・・・入力端子、２・・・・・・入力端子、３
・・・・・・入力端子、４・・・・・・入力端子、５・
・・・・・ＣＭＯＳレベル人力バッファ、６・・・・・
・ＴＴＬレベル入力バッファ、７・・・・・・ＣＭＯＳ
レベル人力バッファ、８・・・・・・ＴＴＬレベル人カ
バカバッファ・・・・・・入力バッファ、１０・・・・
・・入力バッファ、１１・・・・・・入力信号選択回路
、１２・・・・・・入力信号選択回路、１３・・・・・
・制御信号、１４・・・・・・制御信号。 代理人 弁理士 内 原 晋
である。第２図は本発明の半導体集積回路の入力回路部
の回路図である。 ■・・・・・・入力端子、２・・・・・・入力端子、３
・・・・・・入力端子、４・・・・・・入力端子、５・
・・・・・ＣＭＯＳレベル人力バッファ、６・・・・・
・ＴＴＬレベル入力バッファ、７・・・・・・ＣＭＯＳ
レベル人力バッファ、８・・・・・・ＴＴＬレベル人カ
バカバッファ・・・・・・入力バッファ、１０・・・・
・・入力バッファ、１１・・・・・・入力信号選択回路
、１２・・・・・・入力信号選択回路、１３・・・・・
・制御信号、１４・・・・・・制御信号。 代理人 弁理士 内 原 晋
Claims (1)
- 半導体集積回路において、入力端子に接続された複数
のしきい値が異なる入力電圧検出回路と、複数の入力電
圧検出回路から一回路のみを有効とする入力信号選択回
路、外部端子に接続され、入力信号選択回路の状態を制
御する制御信号を含むことを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135882A JPH01304750A (ja) | 1988-06-01 | 1988-06-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135882A JPH01304750A (ja) | 1988-06-01 | 1988-06-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01304750A true JPH01304750A (ja) | 1989-12-08 |
Family
ID=15161984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135882A Pending JPH01304750A (ja) | 1988-06-01 | 1988-06-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01304750A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002052A1 (en) * | 1990-07-19 | 1992-02-06 | Seiko Epson Corporation | Master slice semiconductor integrated circuit |
| US6166966A (en) * | 2000-01-07 | 2000-12-26 | Mitsubihsi Denki Kabushiki Kaisha | Semiconductor memory device including data output circuit capable of high speed data output |
-
1988
- 1988-06-01 JP JP63135882A patent/JPH01304750A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002052A1 (en) * | 1990-07-19 | 1992-02-06 | Seiko Epson Corporation | Master slice semiconductor integrated circuit |
| US5352939A (en) * | 1990-07-19 | 1994-10-04 | Seiko Epson Corporation | Master slice semiconductor integrated circuit with output drive current control |
| US6166966A (en) * | 2000-01-07 | 2000-12-26 | Mitsubihsi Denki Kabushiki Kaisha | Semiconductor memory device including data output circuit capable of high speed data output |
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