JPS62186613A - Ｃｍｏｓ選択回路 - Google Patents
Ｃｍｏｓ選択回路Info
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- JPS62186613A JPS62186613A JP61028679A JP2867986A JPS62186613A JP S62186613 A JPS62186613 A JP S62186613A JP 61028679 A JP61028679 A JP 61028679A JP 2867986 A JP2867986 A JP 2867986A JP S62186613 A JPS62186613 A JP S62186613A
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- 238000010586 diagram Methods 0.000 description 14
- 230000007257 malfunction Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＣＭＯＳ選択回路に関し、特に半導体集積回
路の選択回路を複数個組合せて構成されるバレルシフタ
に好適なＣＭＯＳ選択回路に関するものである。
路の選択回路を複数個組合せて構成されるバレルシフタ
に好適なＣＭＯＳ選択回路に関するものである。
［発明の背景］
高性能なマイクロコンピュータ（例えば、３２ビツト）
を構成する場合、シフト演算やローティト演算を強化す
るためには、演算実行部にバレルシフタを導入すると効
果的である。バレルシフタとは、１サイクルでデータを
任意のビット数だけ任意の方向に同時にシフトできる機
能を有するものであるが、これは極めて多くの入力を持
つ選択回路を複数個組み合せることにより実現される。
を構成する場合、シフト演算やローティト演算を強化す
るためには、演算実行部にバレルシフタを導入すると効
果的である。バレルシフタとは、１サイクルでデータを
任意のビット数だけ任意の方向に同時にシフトできる機
能を有するものであるが、これは極めて多くの入力を持
つ選択回路を複数個組み合せることにより実現される。
そこで、小面積、低消費電力で、かつ回路動作の速い選
択回路が必要不可欠となっている。
択回路が必要不可欠となっている。
従来の選択回路は、第５回に示すように、複数本の入力
ａｌと、それらに接続される複数個のスイッチ素子２と
、それらスイッチ素子２の開閉を制御する複数の制御線
３と、選択された結果を出力する出力線４より構成され
る。なお、スイッチ素子２は、簡単のために丸印で表わ
されている。
ａｌと、それらに接続される複数個のスイッチ素子２と
、それらスイッチ素子２の開閉を制御する複数の制御線
３と、選択された結果を出力する出力線４より構成され
る。なお、スイッチ素子２は、簡単のために丸印で表わ
されている。
第５図において、例えば、制御線６のみをアサートする
ことにより、スイッチ素子２が閉じ、入力信号５のみが
出力線４に現われる。バレルシフタでは、複数ビット列
の１ビツトの構成として第５図の回路が用いられる。従
って、第５図の回路で誤動作が生じると、バレルシフタ
では、ビット列の数だけ誤動作が生じることになるので
１回路の信頼性を高めることが重要となる。第５図のス
イッチ素子２としては、従来より、ＮチャネルＭＯＳト
ランジスタが使用されている（例えば、特開昭６０−７
２３１７号公報参照）。
ことにより、スイッチ素子２が閉じ、入力信号５のみが
出力線４に現われる。バレルシフタでは、複数ビット列
の１ビツトの構成として第５図の回路が用いられる。従
って、第５図の回路で誤動作が生じると、バレルシフタ
では、ビット列の数だけ誤動作が生じることになるので
１回路の信頼性を高めることが重要となる。第５図のス
イッチ素子２としては、従来より、ＮチャネルＭＯＳト
ランジスタが使用されている（例えば、特開昭６０−７
２３１７号公報参照）。
第６図は、第５図の具体的回路構成図である。
複数本の入力線１０には、それぞれＮＭＯＳトランジス
タ１１が接続されている。これらの複数のスイッチ素子
であるＮＭＯＳトランジスタ１１のゲートには、それぞ
れ制御線１２が接続されている―さらに、各トランジス
タ１１の出力は、ワイヤード０Ｒ１３で結合され、これ
が選択回路の出力となるが、通常、インバータ１７の素
子を出力側に接続して出力波形を整形する。ところが。
タ１１が接続されている。これらの複数のスイッチ素子
であるＮＭＯＳトランジスタ１１のゲートには、それぞ
れ制御線１２が接続されている―さらに、各トランジス
タ１１の出力は、ワイヤード０Ｒ１３で結合され、これ
が選択回路の出力となるが、通常、インバータ１７の素
子を出力側に接続して出力波形を整形する。ところが。
このＮＭＯ８Ｉ〜ランジスタ１１を介して出力段のＣＭ
ＯＳインバータ１７にハイレベル信号を伝える場合、自
己のゲート・ソース間電圧降下のために、ＮＭＯＳトラ
ンジスタ１１の出力電圧はインバータ１７のＰＭＯＳト
ランジスタ１４を完全にカットオフするまでに至らない
、すなわち、ＣＭＯＳインバータ１７を構成するＰＭＯ
ＳトランジスタとＮＭｏ５トランジスタの各ドレインを
出力４９１１６に接続し、ソースを例えば５ｖとＯｖの
電源に接続して、各ゲートに入力線を接続するので、Ｎ
ＭＯＳトランジスタ１１の出力電圧が５ｖでＣＭＯＳイ
ンバータ１７に伝達されるならば、誤動作は生じない、
しかし、実際には、第３図（ａ −２）に示すように、
ＮＭＯＳトランジスタ１１のゲート・ソース間電圧降下
により出力電圧波形は５ｖに至らずにインバータ１７に
入力するので、ＰＭＯＳトランジスタ１４がカットオフ
せず、かつＮＭＯＳトランジスタ１５もオンすることに
より、インバータ１７の電源線→接地線の系で貫通電流
が流れ放しになってしまい、出力、１１６にはハイレベ
ルとローレベルの中間の電位が出力されて誤動作を生じ
る。これは、インバータ１７の入力信号がハイレベルか
らローレベルに変化しない限り、継続的に流れてしまい
、不要な消費電力となる。なお、第３図（ａ −１）は
、スイッチ素子に加えられる制御ｌｌＡｌ２の制御信号
波形である。
ＯＳインバータ１７にハイレベル信号を伝える場合、自
己のゲート・ソース間電圧降下のために、ＮＭＯＳトラ
ンジスタ１１の出力電圧はインバータ１７のＰＭＯＳト
ランジスタ１４を完全にカットオフするまでに至らない
、すなわち、ＣＭＯＳインバータ１７を構成するＰＭＯ
ＳトランジスタとＮＭｏ５トランジスタの各ドレインを
出力４９１１６に接続し、ソースを例えば５ｖとＯｖの
電源に接続して、各ゲートに入力線を接続するので、Ｎ
ＭＯＳトランジスタ１１の出力電圧が５ｖでＣＭＯＳイ
ンバータ１７に伝達されるならば、誤動作は生じない、
しかし、実際には、第３図（ａ −２）に示すように、
ＮＭＯＳトランジスタ１１のゲート・ソース間電圧降下
により出力電圧波形は５ｖに至らずにインバータ１７に
入力するので、ＰＭＯＳトランジスタ１４がカットオフ
せず、かつＮＭＯＳトランジスタ１５もオンすることに
より、インバータ１７の電源線→接地線の系で貫通電流
が流れ放しになってしまい、出力、１１６にはハイレベ
ルとローレベルの中間の電位が出力されて誤動作を生じ
る。これは、インバータ１７の入力信号がハイレベルか
らローレベルに変化しない限り、継続的に流れてしまい
、不要な消費電力となる。なお、第３図（ａ −１）は
、スイッチ素子に加えられる制御ｌｌＡｌ２の制御信号
波形である。
本発明の目的は、二のような従来の問題を改善し、複数
の入力線を備えた選択回路の動作速度を低下させず、か
つ不要な消費電力をなくすことができるＣＭＯ８選択回
路を提供することにある。
の入力線を備えた選択回路の動作速度を低下させず、か
つ不要な消費電力をなくすことができるＣＭＯ８選択回
路を提供することにある。
上記目的を達成するため１本発明のＣＭＯ８選択回路は
、複数入力線の各々にスイッチ素子を設け、各スイッチ
素子の制御線の１つをアサートすることにより１つの入
力線信号を選択し、選択信号出力をＣＭＯＳインバータ
で整形して出力するＣＭＯ３選択回路において、上記ス
イッチ素子の出力側に電圧レベル補正手段を設け、該電
圧レベル補正手段を、上記スイッチ素子制御線の制御信
号より遅れたタイミングで動作させることに特徴がある
。
、複数入力線の各々にスイッチ素子を設け、各スイッチ
素子の制御線の１つをアサートすることにより１つの入
力線信号を選択し、選択信号出力をＣＭＯＳインバータ
で整形して出力するＣＭＯ３選択回路において、上記ス
イッチ素子の出力側に電圧レベル補正手段を設け、該電
圧レベル補正手段を、上記スイッチ素子制御線の制御信
号より遅れたタイミングで動作させることに特徴がある
。
以下２本発明の実施例を２図面により詳細に説明する。
第１図は１本発明の一実施例を示すＣＭＯ８選択回路の
構成図と動作波形図である。第１図において、２０は入
力線、２１はスイッチ素子であるＮＭＯ３トランジスタ
、２２はＮＭＯＳトランジスタ２１を制御するための制
御線、２３は電圧をフィードバックするためのクロック
ドインバータ、２４は出力線、２５はクロックドインバ
ータの制御線、２６はＮＭＯＳトランジスタ２１の出力
をワイヤード○Ｒする線、２７は出力波形整形用インバ
ータであり、第６図に示すＣＭＯＳインバータ１７が通
常用いられる。
構成図と動作波形図である。第１図において、２０は入
力線、２１はスイッチ素子であるＮＭＯ３トランジスタ
、２２はＮＭＯＳトランジスタ２１を制御するための制
御線、２３は電圧をフィードバックするためのクロック
ドインバータ、２４は出力線、２５はクロックドインバ
ータの制御線、２６はＮＭＯＳトランジスタ２１の出力
をワイヤード○Ｒする線、２７は出力波形整形用インバ
ータであり、第６図に示すＣＭＯＳインバータ１７が通
常用いられる。
第１図に示すように、本実施例においては、ＮＭｏ５ト
ランジスタ２１を介してハイレベル信号を伝達する際の
電圧降下を補うために５インバータ２３，２７を用いて
フィードバンクすることにより、電圧を持ち上げ、かつ
選択回路の遅延に影響を及ぼすことなく、電圧レベルの
補正を行っている。
ランジスタ２１を介してハイレベル信号を伝達する際の
電圧降下を補うために５インバータ２３，２７を用いて
フィードバンクすることにより、電圧を持ち上げ、かつ
選択回路の遅延に影響を及ぼすことなく、電圧レベルの
補正を行っている。
複数本の入力線２０にそれぞれ接続されるＮＭＯＳトラ
ンジスタ２１のうち、制御線２２によって１つ（例えば
、スイッチ素子２１）がオンすることにより、出力がワ
イヤード０Ｒ２６でまとめられてインバータ２７により
出力波形が整形された後、選択回路の出力が出力線２４
に取り出される。
ンジスタ２１のうち、制御線２２によって１つ（例えば
、スイッチ素子２１）がオンすることにより、出力がワ
イヤード０Ｒ２６でまとめられてインバータ２７により
出力波形が整形された後、選択回路の出力が出力線２４
に取り出される。
さらに、クロックドインバータ２３は、インバータ２７
の出力をフィードバックし、インバータ２７の入力電圧
レベルを補正する。制御線２５ば、クロックドインバー
タ２３の動作を制御するために、第１図（ｂ）の３１に
示すように制御線２２の電圧３０より遅れた電圧を加え
る。
の出力をフィードバックし、インバータ２７の入力電圧
レベルを補正する。制御線２５ば、クロックドインバー
タ２３の動作を制御するために、第１図（ｂ）の３１に
示すように制御線２２の電圧３０より遅れた電圧を加え
る。
このように、ＮＭＯＳトランジスタ２１の制御線２２の
うち、いずれか１本のみがアサートされると、ハイレベ
ル信号がＮＭｏ５トランジスタ２１の出力線２６に現わ
れるが、この電圧レベルは前述の理由によりインバータ
２７のＰＭＯ３＋−ランジスタをカットオフするまでに
は至らない。しかし、この場合でも出力線２６の電圧が
インバータ２７の論理しきい値電圧は越えるので、信号
は選択回路の出力線２４に現われる。本実施例では、こ
の出力線２４に現われた信号をクロックドインバータ２
３を介してフィードバックすることにより線２Ｇの電圧
を持ち上げるのである。このため、ＮＭＯＳトランジス
タ２１の制御線２２．およびクロックドインバータ２３
の制御線２５の動作タイミングを、それぞれ第１図（ｂ
）の３０および３１に示すように設定する。すなわち、
信号選択線２２をタイミング３０でアサートし、信号が
伝わってインバータ２７の出力が十分確定した後、つま
りタイミング３０より１／２位相だけ遅れたタイミング
３１で制御′ａ２５を起動して、電圧レベル補正用のク
ロックドインバータ２３を動作させる。
うち、いずれか１本のみがアサートされると、ハイレベ
ル信号がＮＭｏ５トランジスタ２１の出力線２６に現わ
れるが、この電圧レベルは前述の理由によりインバータ
２７のＰＭＯ３＋−ランジスタをカットオフするまでに
は至らない。しかし、この場合でも出力線２６の電圧が
インバータ２７の論理しきい値電圧は越えるので、信号
は選択回路の出力線２４に現われる。本実施例では、こ
の出力線２４に現われた信号をクロックドインバータ２
３を介してフィードバックすることにより線２Ｇの電圧
を持ち上げるのである。このため、ＮＭＯＳトランジス
タ２１の制御線２２．およびクロックドインバータ２３
の制御線２５の動作タイミングを、それぞれ第１図（ｂ
）の３０および３１に示すように設定する。すなわち、
信号選択線２２をタイミング３０でアサートし、信号が
伝わってインバータ２７の出力が十分確定した後、つま
りタイミング３０より１／２位相だけ遅れたタイミング
３１で制御′ａ２５を起動して、電圧レベル補正用のク
ロックドインバータ２３を動作させる。
第２図（、）（ｂ）は、第１図（ａ）におけるクロック
ドインバータの詳細回路図およびこれに印加するクロッ
クタイミング波形図である。第２図（ａ）に示すように
、クロックドインバータは、入力線４５をゲートに接続
したＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ
４４の間に、互いに逆位相の第２図（ｂ）に示すような
りロック信号を供給する線４７，４８をそれぞれゲート
に接続したＰＭＯＳトランジスタ４２とＮＭＯＳトラン
ジスタ４３の直列回路を挿入して、４つのトランジスタ
を直列接続し、ＰＭＯＳトランジスタ４２とＮＭＯＳト
ランジスタ４３の両ドレインを出力線４６に接続して構
成される。ＰＭＯＳトランジスタ４１とＮＭＯＳトラン
ジスタ４４とでＣＭＯＳインバータを構成しているので
、入力線４５にハイレベルより低い電圧レベルが入力す
ると、ＮＭＯＳトランジスタ４４はオンとなり、ＰＭＯ
Ｓトランジスタ４１もカットオフされずにオンしてしま
う。従って、クロック線４７．４８にローレベルとハイ
レベルがそれぞれ印加された時刻だけ、ＰＭＯ８Ｉ−ラ
ンジスタ４２とＮＭＯＳトランジスタ４３がオンする。
ドインバータの詳細回路図およびこれに印加するクロッ
クタイミング波形図である。第２図（ａ）に示すように
、クロックドインバータは、入力線４５をゲートに接続
したＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ
４４の間に、互いに逆位相の第２図（ｂ）に示すような
りロック信号を供給する線４７，４８をそれぞれゲート
に接続したＰＭＯＳトランジスタ４２とＮＭＯＳトラン
ジスタ４３の直列回路を挿入して、４つのトランジスタ
を直列接続し、ＰＭＯＳトランジスタ４２とＮＭＯＳト
ランジスタ４３の両ドレインを出力線４６に接続して構
成される。ＰＭＯＳトランジスタ４１とＮＭＯＳトラン
ジスタ４４とでＣＭＯＳインバータを構成しているので
、入力線４５にハイレベルより低い電圧レベルが入力す
ると、ＮＭＯＳトランジスタ４４はオンとなり、ＰＭＯ
Ｓトランジスタ４１もカットオフされずにオンしてしま
う。従って、クロック線４７．４８にローレベルとハイ
レベルがそれぞれ印加された時刻だけ、ＰＭＯ８Ｉ−ラ
ンジスタ４２とＮＭＯＳトランジスタ４３がオンする。
第３図（ｂ）は印加電圧位相の関係を示すタイムチャー
トであり、スイッチ素子であるＮＭＯＳトランジスタを
介してハイレベル信号を伝達する場合を示している。（
ｂ−ｉ）は第１図のＮＭＯＳトランジスタ２１のドレイ
ン個の信号波形２０ａであり、（ｂ−２）に示す選択回
路のスイッチ素子に加えられる制御信号２２ａによりＮ
ＭＯ３トランジスタ２１のドレイン側電圧が、ソース側
へ伝えられる。その結果（ｂ−６）の様に電圧が上って
ゆく。しかし、この電圧は前述した理由により完全に５
ｖ迄上らない。そコテ、（ｂ−４）、（ｂ−５）に示す
ように制御信号２２ａより遅れたタイミングでフィード
バック用のクロックドインバータ２３を動作させる制御
信号４７ａ、４８ａを印加する。なお、４７ａ、４８ａ
はクロックドインバータの各々ＰＭＯ３，ＮＭＯＳトラ
ンジスタのゲートに印加する。また（ｂ−３）に示す信
号波形２４ａはインバータ２７の出力波形である。この
信号波形２４ａはクロックドインバータ２３の入力波形
にも等しく制御信号４７ａ、４８ａによりクロックドイ
ンバータ２３の出力は（ｂ −６）に示す信号波形２６
ａのように５ｖまで持ち上げられる。
トであり、スイッチ素子であるＮＭＯＳトランジスタを
介してハイレベル信号を伝達する場合を示している。（
ｂ−ｉ）は第１図のＮＭＯＳトランジスタ２１のドレイ
ン個の信号波形２０ａであり、（ｂ−２）に示す選択回
路のスイッチ素子に加えられる制御信号２２ａによりＮ
ＭＯ３トランジスタ２１のドレイン側電圧が、ソース側
へ伝えられる。その結果（ｂ−６）の様に電圧が上って
ゆく。しかし、この電圧は前述した理由により完全に５
ｖ迄上らない。そコテ、（ｂ−４）、（ｂ−５）に示す
ように制御信号２２ａより遅れたタイミングでフィード
バック用のクロックドインバータ２３を動作させる制御
信号４７ａ、４８ａを印加する。なお、４７ａ、４８ａ
はクロックドインバータの各々ＰＭＯ３，ＮＭＯＳトラ
ンジスタのゲートに印加する。また（ｂ−３）に示す信
号波形２４ａはインバータ２７の出力波形である。この
信号波形２４ａはクロックドインバータ２３の入力波形
にも等しく制御信号４７ａ、４８ａによりクロックドイ
ンバータ２３の出力は（ｂ −６）に示す信号波形２６
ａのように５ｖまで持ち上げられる。
従って第１図のワイヤード○Ｒ線２６には、ハイレベル
の電圧が現われるため、インバータ２７は正常動作を行
うことができる。ここで仮に（ｂ−４）、（ｂ−５）に
示す制御信号４７ａ、４８ａのタイミングをスイッチ素
子であるＮＭＯ５トランジスタ２１に加える制御信号２
２ａと同じにすると（ｂ−３）に示すインバータ２７の
出力がローレベルに下りきれないうちにフィードバック
用のクロックドインバータ２３が動作することになる。
の電圧が現われるため、インバータ２７は正常動作を行
うことができる。ここで仮に（ｂ−４）、（ｂ−５）に
示す制御信号４７ａ、４８ａのタイミングをスイッチ素
子であるＮＭＯ５トランジスタ２１に加える制御信号２
２ａと同じにすると（ｂ−３）に示すインバータ２７の
出力がローレベルに下りきれないうちにフィードバック
用のクロックドインバータ２３が動作することになる。
この結果、第１図のワイヤードＯＲ，Ｉｊ１２Ｇの電圧
はスイッチ素子であるＮＭＯＳトランジスタ２工を介し
てハイレベルに上ろうとするが、フィードバック用のク
ロックドインバータ２３によりローレベルに下げられよ
うとし結局選択回路の遅延に影響を及ぼしてしまう。こ
のように、本実施例においては１選択回路の遅延に影響
を及ぼすことなく、ＮＭＯＳトランジスタ２１を介して
ハイレベルの信号を伝達する際にも、インバータ２７の
貫通電流の流れ放しを防止することができる。
はスイッチ素子であるＮＭＯＳトランジスタ２工を介し
てハイレベルに上ろうとするが、フィードバック用のク
ロックドインバータ２３によりローレベルに下げられよ
うとし結局選択回路の遅延に影響を及ぼしてしまう。こ
のように、本実施例においては１選択回路の遅延に影響
を及ぼすことなく、ＮＭＯＳトランジスタ２１を介して
ハイレベルの信号を伝達する際にも、インバータ２７の
貫通電流の流れ放しを防止することができる。
第４図は、本発明の選択回路を使用した応用例として、
バレルシフタの構成図、および動作説明図である。バレ
ルシフタは１例えば、マイクロコンピュータのシフト演
算、ローティト演算の回路に使用されている。第４図（
ａ）において、５１゜５２・・・・５８はそれぞれ本発
明の選択回路であって、ここでは全部で８個の選択回路
が使用され、６１，６２・・・・６８のブロックのレジ
スタにそれぞれ接続されて、８ビツトのバレルシフタを
構成している。７１〜７８は１選択回路の入力線であっ
て、８個の選択回路全部に各信号が入力される。第４図
では記載が省略されているが、各選択回路にはスイッチ
素子とスイッチ素子に加えられる制御信号線、クロック
ドインバータに加えられる制御信号線が接続される０選
択さＪした結果の出力信号は、各出力、１＠８１，８２
・・・・・８８を通ってビットレジスタ６１〜６８に戻
される。これらの出力線の信号によって、シフトされた
後のビットの値が各レジスタ６１〜６８に設定されるこ
とになる。
バレルシフタの構成図、および動作説明図である。バレ
ルシフタは１例えば、マイクロコンピュータのシフト演
算、ローティト演算の回路に使用されている。第４図（
ａ）において、５１゜５２・・・・５８はそれぞれ本発
明の選択回路であって、ここでは全部で８個の選択回路
が使用され、６１，６２・・・・６８のブロックのレジ
スタにそれぞれ接続されて、８ビツトのバレルシフタを
構成している。７１〜７８は１選択回路の入力線であっ
て、８個の選択回路全部に各信号が入力される。第４図
では記載が省略されているが、各選択回路にはスイッチ
素子とスイッチ素子に加えられる制御信号線、クロック
ドインバータに加えられる制御信号線が接続される０選
択さＪした結果の出力信号は、各出力、１＠８１，８２
・・・・・８８を通ってビットレジスタ６１〜６８に戻
される。これらの出力線の信号によって、シフトされた
後のビットの値が各レジスタ６１〜６８に設定されるこ
とになる。
第４図（ｂ）は、従来のシフトレジスタの動作を示すも
ので、各レジスタの値は１から２．２から３．３から４
の方向に１ビツトずつシフトされるのみである。これに
対して、バレルシフタは、第４図（ｃ）に示すように、
複数ビットづつ、かついずれの方向にも移動が可能であ
って、各ビット値は任意に入れ替えができる。Ｃｃ、）
はその移動の一例であって、矢印に示すように、レジス
タのビット１はビット７に、ビット２はビット１に、ビ
ット３はビット８に、ビット４はビット２に、・・のよ
うに自由に入れ替えられる。従って、シフトレジスタを
使用すると、複数回かかって行われるシフトあるいはロ
ーティト演算を、１回の動作でシフトあるいはローティ
トが可能となるので、演算の高速化が図れる。
ので、各レジスタの値は１から２．２から３．３から４
の方向に１ビツトずつシフトされるのみである。これに
対して、バレルシフタは、第４図（ｃ）に示すように、
複数ビットづつ、かついずれの方向にも移動が可能であ
って、各ビット値は任意に入れ替えができる。Ｃｃ、）
はその移動の一例であって、矢印に示すように、レジス
タのビット１はビット７に、ビット２はビット１に、ビ
ット３はビット８に、ビット４はビット２に、・・のよ
うに自由に入れ替えられる。従って、シフトレジスタを
使用すると、複数回かかって行われるシフトあるいはロ
ーティト演算を、１回の動作でシフトあるいはローティ
トが可能となるので、演算の高速化が図れる。
以上説明したように、本発明によれば、入力数の多い選
択回路において、回路動作（よ低下させることなく、か
つ不要な消費電力も使用せずに、選択することができる
ので、例えばバレルシフタ等に適用すれば効果は大であ
る。
択回路において、回路動作（よ低下させることなく、か
つ不要な消費電力も使用せずに、選択することができる
ので、例えばバレルシフタ等に適用すれば効果は大であ
る。
第１図は本発明の一実施例を示すＣＭＯ８ｉ択回路の構
成図と波形図、第２図は第１図で使用されるクロックド
インバータの構成図および動作図。 第３図は第２図のクロックドインバータの動作タイミン
グチャート、第４＠はバレルシフタの構成図および動作
図、第５図、第６図は従来の選択回路の概略構成および
ＣＭＯＳトランジスタによる構成図である。 １．５，１０，２０：信号入力線、２：スイッチ素子、
３．６：信号選択線、４，１６，２４：選択回路出力線
、１１，２Ｌ：ＮＭＯＳトランジスタ、１３，２６：Ｎ
ＭＯＳトランバスタの出力線、１７．２７：インバータ
、１４ ： ＰＭＯＳトランバスタ、２３：クロックド
インバータ、２５；クロックドインバータの制御線、３
０．３１：制御タイミング信号。 第 １ 図 （ａｌ つ 第 ２ 図 ７ａ 第 、３ し′１ 第 ３ 図 第 ４ 図 第 ５ 図 ス 第 ６ 図
成図と波形図、第２図は第１図で使用されるクロックド
インバータの構成図および動作図。 第３図は第２図のクロックドインバータの動作タイミン
グチャート、第４＠はバレルシフタの構成図および動作
図、第５図、第６図は従来の選択回路の概略構成および
ＣＭＯＳトランジスタによる構成図である。 １．５，１０，２０：信号入力線、２：スイッチ素子、
３．６：信号選択線、４，１６，２４：選択回路出力線
、１１，２Ｌ：ＮＭＯＳトランジスタ、１３，２６：Ｎ
ＭＯＳトランバスタの出力線、１７．２７：インバータ
、１４ ： ＰＭＯＳトランバスタ、２３：クロックド
インバータ、２５；クロックドインバータの制御線、３
０．３１：制御タイミング信号。 第 １ 図 （ａｌ つ 第 ２ 図 ７ａ 第 、３ し′１ 第 ３ 図 第 ４ 図 第 ５ 図 ス 第 ６ 図
Claims (2)
- （１）複数入力線の各々にスイッチ素子を設け、各スイ
ッチ素子の制御線の１つをアサートすることにより１つ
の入力線信号を選択し、選択信号出力をＣＭＯＳインバ
ータで整形して出力するＣＭＯＳ選択回路において、上
記スイッチ素子の出力側に電圧レベル補正手段を設け、
該電圧レベル補正手段を、上記スイッチ素子制御線の制
御信号より遅れたタイミングで動作させることを特徴と
するＣＭＯＳ選択回路。 - （２）上記電圧レベル補正手段は、互いに逆極性のクロ
ックをゲートに接続した逆極性ＭＯＳトランジスタおよ
び入力信号線をゲートに接続した逆極性ＭＯＳトランジ
スタの直列回路で構成されるクロックドインバータであ
ることを特徴とする特許請求の範囲第１項記載のＣＭＯ
Ｓ選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61028679A JPS62186613A (ja) | 1986-02-12 | 1986-02-12 | Ｃｍｏｓ選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61028679A JPS62186613A (ja) | 1986-02-12 | 1986-02-12 | Ｃｍｏｓ選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62186613A true JPS62186613A (ja) | 1987-08-15 |
Family
ID=12255181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61028679A Pending JPS62186613A (ja) | 1986-02-12 | 1986-02-12 | Ｃｍｏｓ選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62186613A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02185113A (ja) * | 1989-01-12 | 1990-07-19 | Nec Corp | 信号選択回路 |
| US6172532B1 (en) | 1994-04-20 | 2001-01-09 | Hitachi, Ltd. | Gate circuit and semiconductor circuit to process low amplitude signals, memory, processor and information processing system manufactured by use of them |
-
1986
- 1986-02-12 JP JP61028679A patent/JPS62186613A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02185113A (ja) * | 1989-01-12 | 1990-07-19 | Nec Corp | 信号選択回路 |
| US6172532B1 (en) | 1994-04-20 | 2001-01-09 | Hitachi, Ltd. | Gate circuit and semiconductor circuit to process low amplitude signals, memory, processor and information processing system manufactured by use of them |
| US6462580B2 (en) | 1994-04-20 | 2002-10-08 | Hitachi, Ltd. | Gate circuit and semiconductor circuit to process low amplitude signals, memory, processor and information processing system manufactured by use of them |
| US6657459B2 (en) | 1994-04-20 | 2003-12-02 | Hitachi, Ltd. | Gate circuit and semiconductor circuit to process low amplitude signals, memory, processor and information processing system manufactured by use of them |
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