JPH04233320A - 状態遷移制御式の３安定出力バッファ - Google Patents

状態遷移制御式の３安定出力バッファ

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JPH04233320A
JPH04233320A JP3140113A JP14011391A JPH04233320A JP H04233320 A JPH04233320 A JP H04233320A JP 3140113 A JP3140113 A JP 3140113A JP 14011391 A JP14011391 A JP 14011391A JP H04233320 A JPH04233320 A JP H04233320A
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JP
Japan
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circuit
output
state
voltage
input
Prior art date
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Pending
Application number
JP3140113A
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English (en)
Inventor
Tarang P Patil
タラング　パンデュラング　パティル
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Zoran Corp
Original Assignee
Zoran Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、出力バッファ
回路に係り、より詳細には、隣接回路に偽の読みが生じ
ないように状態遷移を制御するためのバッファ回路に関
する。
【０００２】
【従来の技術】３状態バッファとは、２つの入力に応答
して、高、低及び浮動の３つの出力を発生する駆動回路
である。典型的な回路においては、第１入力が出力を制
御して、この出力が高（＋Ｖ）又は低（アース）電圧レ
ベルである第２入力に応答するか又は浮動状態をとるよ
うにする。
【０００３】出力が高（＋Ｖ）電圧状態から低（アース
）電圧状態になると、トランジスタが第２入力遷移に応
答し、出力を回路のアース端子に接続する。しかしなが
ら、回路アース端子は、回路、回路担体及びこの担体が
取り付けられた印刷回路板の誘導的な相互接続部を経て
アースに接続される。従って、高─低電圧遷移中に回路
のアース端子に電圧上昇が生じて、共通の回路アース端
子に接続された他のバッファや回路に悪影響を及ぼす。
【０００４】
【発明が解決しようとする課題】本発明は、電圧遷移の
悪影響を最小にするバッファ回路に関する。
【０００５】そこで、本発明の目的は、電圧遷移の悪影
響を最小にする改良されたバッファ回路を提供すること
である。
【０００６】本発明の別の目的は、高電圧状態から、ア
ースパッドにより与えられる低電圧状態への出力遷移が
、アースパッドに接続された他の回路に悪影響を及ぼさ
ないようにした３状態バッファを提供することである。
【０００７】本発明の更に別の目的は、選択的な遷移中
にのみバッファ回路の動作を制御する制御回路を提供す
ることである。
【０００８】
【課題を解決するための手段】簡単に述べると、本発明
によるバッファ回路は、高及び低入力電圧を受け取るた
めの第１入力と、上記入力電圧に応答して高及び低出力
電圧を供給するための出力と、上記入力を上記出力に相
互接続する第１論理回路とを具備し、この論理回路は、
入力電圧の遷移に応答して上記出力を回路のアース端子
に接続するトランジスタ手段を含んでいる。更に、入力
電圧の上記遷移に応答して上記遷移の間に上記トランジ
スタ手段の導通を制限し、上記回路アース端子に誘起さ
れる電圧を上記遷移の間に制御するための制御手段が設
けられている。
【０００９】より詳細には、この制御手段は、　　上記
出力が高電圧状態にあるのに応答すると共に、上記入力
が上記出力を低電圧状態に変化させる状態にあるのに応
答する制御論理回路を含んでいる。更に、制御手段は、
上記制御論理回路に応答し上記トランジスタ手段にバイ
アス電圧を印加して、上記出力が上記回路アース端子に
徐々に接続されるようにし、これにより、上記回路アー
ス端子に誘起される電圧を制御するためのレベルシフタ
・増幅器を備えている。
【００１０】好ましい実施例において、上記バッファ回
路は３状態であり、出力が浮動する第３の状態を制御す
るための第２入力を更に備えている。
【００１１】本発明及びその目的、特徴は、添付図面を
参照した以下の詳細な説明と特許請求の範囲から容易に
明らかとなろう。
【００１２】
【実施例】図１は、本発明の一実施例による３状態出力
バッファの回路図である。このバッファは、２つの入力
ＩＮ１及びＩＮ２と、出力ＯＵＴとを含んでいる。２つ
の入力はＣＭＯＳナンドゲート１０に接続され、そして
このナンドゲートの出力はインバータ１２を経てＮチャ
ンネルトランジスタ１４のゲートに接続される。
【００１３】入力ＩＮ２は、インバータ１６を経て、入
力ＩＮ１と共に第２のＣＭＯＳナンドゲート１８に接続
される。ナンドゲート１８の出力はインバータ２０に接
続され、そしてインバータ２０の出力はＮチャンネルト
ランジスタ２２のゲートに送られる。トランジスタ１４
及び２２は、回路のアース端子Ｃと電圧＋Ｖとの間に直
列に接続される。出力端子は、トランジスタ１４及び２
２の共通の端子に接続される。
【００１４】動作中に、入力ＩＮ１は、出力が浮動状態
（第３の状態）となるか或いは入力端子ＩＮ２の電圧に
よって決定される２つの状態のうちの１つになるかを制
御する。入力ＩＮ１が低レベルのときは、出力がアース
にも＋Ｖにも接続されず、浮動させられる。入力ＩＮ１
が高レベル（＋Ｖ）のときは、出力が入力ＩＮ２の電圧
の逆数となる。
【００１５】出力が高状態（＋Ｖ）から低状態（アース
）へと遷移するときに問題が生じる。これは、回路のア
ース端子２４がアースに直結されず、誘導的な接続部を
経てアースに接続されるためである。これが図２の回路
図に示されており、端子Ｃは集積回路上のアルミニウム
ワイヤを経、回路パッケージのボンデイングワイヤを経
そして印刷回路板を経て３０においてアースに接続され
る。従って、高電圧からアースへ向かって出力が遷移す
ると、回路のアース端子２４に電圧が誘起され、この電
圧は１Ｖ以上に上昇することがあって、同じ回路アース
端子に接続された他のバッファ及び回路に影響を及ぼす
。
【００１６】本発明は、出力状態の遷移中に回路のアー
ス端子に誘起される電圧を制限することにより回路のア
ース端子にかかる電圧が該回路に接続された他の回路に
悪影響を及ぼすに充分なレベルに到達しないようにする
回路に関する。これは、３４で一般的に示されたアース
反発制御回路によって行われ、この回路は、回路のアー
ス端子Ｃと＋Ｖとの間に直列接続されたレベルセンサト
ランジスタ３６、３８及び４０を備えている。これらの
レベルシフタトランジスタは、端子２４に現れる電圧揺
動を増幅し、これはトランジスタ４２を作動するように
加えられる。トランジスタ４２が作動されると、トラン
ジスタ１４に加えられるバイアス電圧が減少され、これ
に流れる電流を制限すると共に、回路アース端子２４に
発生し得る電圧を制限する。トランジスタ４２の導通程
度は、Ｃに誘起される電圧に比例し、この誘起電圧がほ
ぼ０のときはトランジスタ４２が導通しない。
【００１７】電力節約回路５０は、アース反発回路３４
の動作を、出力が高状態で且つＩＮ２が高状態となって
出力を低状態へ遷移させるような状態に制限する。回路
５０に含まれたナンドゲートは、その入力５２が回路の
出力に接続され、そしてその入力５４がトランジスタ１
４のゲートに接続される。両入力が高状態（即ち、高レ
ベルから低レベルへ出力が遷移することを指示する）で
あるときには、アースベース回路３４のトランジスタ４
０が作動され、トランジスタ４２を作動させる。バッフ
ァ回路の他の全ての状態においては、トランジスタ４０
、ひいては、トランジスタ４２が作動されない。従って
、アース反発回路３４が高レベルから低レベルへの出力
遷移状態のときだけ動作するようにすることにより電力
が節約される。
【００１８】インバータ１２、反発回路３４及び電力節
約回路５０のトランジスタのサイズを適当に決めること
により、遷移中の回路アース端子の最大電圧を、例えば
、１．０　Ｖの安全電圧レベルに制限することができる
。 従って、出力バッファの動作が、回路アース端子Ｃに接
続された他のバッファ回路に悪影響を及ぼすことはない
。
【００１９】特定の実施例について説明したが、これは
本発明を解説するためのものに過ぎず、本発明を何ら限
定するものではない。当業者であれば、本発明の真の精
神及び範囲から逸脱せずに、種々の変更や修正が明らか
となろう。
【図面の簡単な説明】
【図１】本発明の一実施例による３状態出力バッファの
回路図である。
【図２】図１の回路のアース端子をアースに接続するイ
ンダクタンスを示す回路図である。
【符号の説明】
１０　　ＣＭＯＳナンドゲート １２　　インバータ １４　　Ｎチャンネルトランジスタ １６　　インバータ １８　　第２のＣＭＯＳナンドゲート ２０　　インバータ ２２　　Ｎチャンネルトランジスタ ２４　　回路アース端子 ３４　　アース反発回路 ３６、３８、４０　　レベルセンサトランジスタ５０　
　電力節約回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　高及び低入力電圧を受け取るための第
    １入力と、上記入力電圧に応答して高及び低出力電圧を
    供給するための出力と、上記入力を上記出力に相互接続
    する第１論理回路であって、入力電圧の遷移に応答して
    上記出力を回路のアース端子に接続するトランジスタ手
    段を含んでいるような第１論理回路と、入力電圧の上記
    遷移に応答して上記遷移の間に上記トランジスタ手段の
    導通を制限し、上記回路アース端子に誘起される電圧を
    上記遷移の間に制御するための制御手段とを具備し、こ
    の制御手段は、上記出力が高電圧状態にあるのに応答す
    ると共に、上記入力が上記出力を低電圧状態に変化させ
    る状態にあるのに応答する制御論理回路と、上記制御論
    理回路に応答し、上記トランジスタ手段にバイアス電圧
    を印加して、上記出力が上記回路アース端子に徐々に接
    続されるようにし、これにより、上記回路アース端子に
    誘起される電圧を制御するためのレベルシフタ・増幅器
    とを備えていることを特徴とするバッファ回路。
  2. 【請求項２】　　上記バッファ回路は３状態であり、上
    記出力が浮動する第３の状態を制御するための第２入力
    を更に備えている請求項１に記載のバッファ回路。
  3. 【請求項３】　　上記第１論理回路は、上記第１及び第
    ２入力に応答する第１ナンドゲートと、このナンドゲー
    トに応答して上記トランジスタ手段にバイアス電圧を印
    加するための第１インバータとを含んでいる請求項２に
    記載のバッファ回路。
  4. 【請求項４】　　上記トランジスタ手段に直列に接続さ
    れたプルアップ手段と、第２の論理回路とを更に備え、
    この第２論理回路は、上記第１及び第２入力に応答する
    第２ナンドゲートと、この第２ナンドゲートに応答して
    上記プルアップ手段にバイアス電圧を印加する第２イン
    バータとを含んでいる請求項３に記載のバッファ回路。
  5. 【請求項５】　　上記制御手段は、更に、上記出力の遷
    移状態が高レベルから低レベルであるときだけ上記レベ
    ルシフタ・増幅器を作動させるように上記出力の遷移に
    応答する電力節約回路を備えている請求項４に記載のバ
    ッファ回路。
  6. 【請求項６】　　上記制御手段は、更に、上記出力の遷
    移状態が高レベルから低レベルであるときだけ上記レベ
    ルシフタ・増幅器を作動させるように上記出力の遷移に
    応答する電力節約回路を備えている請求項１に記載のバ
    ッファ回路。
JP3140113A 1990-06-14 1991-06-12 状態遷移制御式の３安定出力バッファ Pending JPH04233320A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US537578 1990-06-14
US07/537,578 US5028817A (en) 1990-06-14 1990-06-14 Tristable output buffer with state transition control

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ID=24143220

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