JPS6047590A

JPS6047590A - 時間スイツチ回路

Info

Publication number: JPS6047590A
Application number: JP15617183A
Authority: JP
Inventors: Tadanobu Nikaido; 忠信二階堂; Shinichiro Yamada; 慎一郎山田; Shigefusa Suzuki; 茂房鈴木
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1983-08-26
Filing date: 1983-08-26
Publication date: 1985-03-14
Also published as: JPH0212437B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はディジタル通話路装置等において中心的役割を
果たしている大容量で高速な時間スイッチ回路に関する
ものである。

〔従来技術〕

周知のように、時間スイッチはディジタル交換機の通話
路装置に用いられ、入力データの時間的順序を入れ換え
ることにより時分割交換を行う機能を有している。この
種の時間スイッチで、とくに高速性と大容量性を備えた
ものとして、第１図に示すようなデータ選択機能を段階
的に行うものがある（特願昭５７−１．５０３１．０号
）。これは、シフトレジスタ２１に取り込んだ１フレ一
ム分（この例では１２ケ）のデータをラッチ２２に一旦
ラッチし、そのうちの半分を初段のマルチプレクサ２３
〜２８で選択して遅延素子（レジスタ）３３〜３８によ
り遅延を与えた後、マルチプレクサ２９〜３１で更に半
分を選択して遅延素子（レジスタ）３９〜４１で遅延を
与え、更にマルチプレクサ３２で、このうちの１ケを選
択し、ラッチ４８より出力するものである。４７はアド
レス情報（Ａｌ、Ａ２、Ａ３）が保持された循還シフト
レジスタ構造の保持メモリであり、順次、部分アドレス
Ａ１は直接デコーダ４４でデコードしてマルチプレクサ
２３〜２８の制御信号Ｓ１とし、部分アドレスＡ２はレ
ジスタ４２を介しデコーダ４５でデコードしてマルチプ
レクサ２９〜３１の制御信号Ｓ２とし、さらに部分アド
レスＡ３は２段シフトレジスタ４３を介しデコーダ４６
でデコードしてマルチプレクサ３２の制御信号Ｓ３とす
ることにより、保持メモリ４７のアドレス情報（Ａｌ、
Ａ２、Ａ３）で指定された１ケのデータを段階的に選択
して出力する動作を、シフトレジスタ２１に取り込んだ
１フレ一ム分のデータに対して連続的に繰り返すのであ
る。Ｃ：ＬＫ　１はクロックパルス、ＦＰはフレームパ
ルスを示す。

第１図の構成では、各マルチプレクサが２人力や３人力
といった小規模回路であるため、１段で選択を行う多入
力選択回路を用いた場合に比べて高速に動作するという
利点がある。しかし、連続して例えば１２ケのデータ選
択するには、レジスタ３３〜４１は常に動作しており、
ダイナミックパワーを消費する欠点を有している。例え
ばレジスタ３３〜３８は、最初のデータを選択するため
のアドレスＡの部分アドレスＡ１で指定されたデータ６
ケを格納し、次のサイクルでは、２番目のデータを選択
するためのアドレスＡ′の部分アドレスＡＩ’で指定さ
れたデータ６ケを格納する。

このように毎回データを格納するものの、有効なデータ
は６ケのうちの１ケだけであり、残りの５ケは無駄とな
る。それにも係わらず、どの１ケが有効かを識別する手
段をもたないため、全てを動作させる必要があり、この
ためダイナミックパワーが大きくなるという欠点を有し
ている。

〔発明の目的〕

本発明の目的は、従来に比べてダイナミックパワーの消
費が著しく軽減される時間スイッチ回路を提供すること
にある。

〔発明の概要〕

＝３一本発明の要点は、後段のマルチプレクサを制御するのに
使用される部分アドレスを先行的に利用して、前段のマ
ルチプレクサ部や遅延素子部の動作を制御し、最終的に
不要となるデータを選択あるいは遅延せしめる回路動作
を停止させるようにしたことである。

〔発明の実施例〕

第２図は本発明の第１の実施例である。第２図において
、２１は１２段シフトレジスタ、２２は１２ビツトラツ
チ、２３〜３１は２つの入力データのうちいずれか一方
を制御信号に従って出力する２人カマルチプレクサ、３
２は３つの入力データのうちいずれか一方を制御信号に
従って出力する３人カマルチプレクサ、３３〜４１は２
３〜３２のマルチプレクサをパイプライン化するための
遅延素子で、各々シフトレジスタ２１の１ビツト分と同
じ回路（レジスタ）で構成される。４２はレジスタ、４
３は２段のシフトレジスタであり。

やはり、マルチプレクサをパイプライン化する際に制御
信号に遅延を与えるものである。　４４、４− ４５は１ビツトデコーダ、４６は２ビツトデコーダであ
る。４７は循還形シフトレジスタであり、ランダムアド
レスを格納する保持メモリの機能をもっている６４８は
１ビツトのラッチである。

シフトレジスタ２１はクロックパルスＣＬＫ　１に従っ
て入力データＤｉｎを取り込み、次段ヘシフトする周知
のシフトレジスタである。ラッチ２２はフレームパルス
ＦＰに従って２１のシフトレジスタ全段のデータを同時
に取り込み、保持する。

このラッチ２２の出力はマルチプレクサ２３〜２８の各
入力端に接続される。マルチプレクサ２３〜２８は各々
共通の制御信号Ｓ１に従い、２人力のうちのいずれか一
方を選択して出力する。

この出力は、クロックパルスＣ１、Ｃ２、Ｃ３に従って
各々動作する遅延素子（レジスタ）３３〜３８に取り込
まれる。レジスタ３３．３４はマルチプレクサ２９に、
レジスタ３５．３６はマルチプレクサ３０に、レジスタ
３７．３８はマルチプレクサ３１に接続される。これら
マルチプレクサ２９〜３１は共通の制御信号Ｓ２に従っ
て、２人力のうちのいずれか一方を出力する。この出力
はクロックパルスＣＩ’、Ｃ２’、Ｃ３’に従って各々
動作する遅延素子（レジスタ）３９．４０．４１に各々
記憶される。レジスタ３９．４０．４１の出力は３人力
マルチプレクサ３２に接続される。マルチプレクサ３２
は制御信号Ｓ３に従って３人力データのうちのいずれか
１つを選択して出力する。

循還形シフトレジスタ（保持メモリ）４７には１２段の
シフトレジスタ２１のいずれかの段を指定する４ビツト
のアドレス情報が任意の順番に１２個格納されており、
クロックＣＬＫ１に従って出力される。このアドレスは
、マルチプレクサパイプライン段数に対応して３つの部
分アドレスＡ１　（１ビツト）、Ａ２（１ビツト）、Ａ
３（２ビツト）に分割される。最下位の部分アドレスＡ
Ｉはデコーダ４４でデコードされ、制御信号Ｓ１として
、第１段のマルチプレクサ群２３〜２８に供給される。

次の位の部分アドレスＡ２はクロックパルスＣＬＫ　１
で駆動されるレジスタ４２を介してデコーダ４５でデコ
ードされ、制御信号Ｓ２として、第２段のマルチプレク
サ群２９〜３１に供給される。最上位の部分アドレスＡ
３はクロックパルスＣＬ　Ｋ　１で駆動される２段のシ
フ１〜レジスタ４３を介してデコーダ４６でデコードさ
れ、制御信号Ｓ３として、第３段のマルチプレクサ３２
に供給される。

４９はデコーダ４６と同じ２ビツトデコーダであり、保
持メモリ４７から出力された部分アドレスＡ３をデコー
ドする。この人力Ａ３と出力Ｓ３１、Ｓ３２、Ｓ３３の
関係はＡ３＝　（０，０）のとき（Ｓ３１．Ｓ３２．５
３３）＝　（１，０，０）、Ａ３＝　（０，１）のとき
（Ｓ３１、Ｓ３２．５３３）　＝　（０，１，０）　、
　Ａ３＝　（＋、０）のとき（Ｓ３１、Ｓ３２．５３３
）＝　（０，０，１）である。５０〜５２は周知のＡＮ
Ｄゲートで、ＡＮＤゲート５０は８３１がＩＩ　１　ｇ
Ｈのときのみクロック信号ＣＬ　Ｋ　１をＣ１として出
力し、ＡＮＤゲート５１はＳ３２が′１″のときのみク
ロック信号ＣＬＫＩをＣ２として出力し、ＡＮＤゲート
５２はＳ３３がｒｒ　１　ｕのときのみクロック信号Ｃ
ＬＫ１を７− Ｃ３として出力する。このうちＣ１はレジスタ３３．３
４、のクロック信号として、Ｃ２はレジスタ３５．３６
のクロック信号として、Ｃ３はレジスタ３７．３８のク
ロック信号として使用される。また、５３〜５５は３３
〜３８と同様の遅延素子（レジスタ）であり、Ｃ１、Ｃ
２、Ｃ３を１クロック分遅延した信号Ｃ１″、Ｃ２’、
Ｃ３’を出力する。このうちＣ１’はレジスタ３９のク
ロック信号として、Ｃ２’はレジスタ４０のクロック信
号として、Ｃ３’はレジスタ４１のクロック信号として
使用される。

第２図の動作を説明する。シフトレジスタ２１に取り込
まれた１２ケのデータがフレームパルスＦＰによりラッ
チ２２に格納されている状態において、クロック信号Ｃ
ＬＫ１に同期して保持メモリ４７から出力されたアドレ
ス情報（ＡＩ、Ａ２、Ａ３）が送出され、このうち最下
位部分アドレスＡＩがデコーダ４４でデコードされ、制
御信号Ｓ１としてマルチプレクサ２３〜２８に共通に与
えられる。この信号に従ってマルチプレクサ２３〜８− ２８は各々２つの入力データのうちのいずれか一方を選
択してレジスタ３３〜３８に出力する。このとき部分ア
ドレスＡ２はレジスタ４２に格納されて、１クロック分
遅延される。最上位部分アドレスＡ３はレジスタ４３で
２クロック分遅延されると共にデコーダ４９でデコード
され、８３１〜３３のいずれか１つの信号にＩＩ　Ｉ　
１１を出力し、これを受けてＡＮＤゲート５０〜５２の
いずれか１つから、クロック信号が出力される。仮にＣ
１＝ＣＬＫＩ、Ｃ２＝Ｃ３＝”Ｏ”となったとすると、
これによりレジスタ３３．３４はマルチプレクサ２３．
２４の出力を各々格納する。このとき、レジスタ３５〜
３８はクロック信号が供給されないので、データは取り
込まれず、前の値を保持したままとなっている。次のサ
イクルでは、１クロツク遅延した部分アドレスＡ２がデ
コーダ４５でデコードされ、制御信号Ｓ２としてマルチ
プレクサ２９〜３１に共通に与えられる。この信号に従
ってマルチプレクサ２９〜３１は２つの入力データのう
ちのいずれか一方を選択してレジスタ３９〜４１に出力
する。このサイクルでは、前のサイクルの信号０１〜Ｃ
３がレジスタ５３〜５５により遅延して出力されるので
、Ｃ１’＝ＣＬＫ　１、Ｃ２’＝Ｃ３’＝’″０″とな
る。これを受けて、レジスタ３９はマルチプレクサ２９
の出力データを取り込むが、マルチプレクサ４０．４１
はデータの取り込みを行なわない。更に次のサイクルで
は、レジスタ４３により２クロック分の遅延を与えられ
ていた部分アドレスＡ３がデコード４６によりデコード
され、制御信号Ｓ３としてマルチプレク、す３２に与え
られる。マルチプレクサ３２は３９．４０．４１の３つ
のレジスタからの出力のうち、レジスタ３９の出力デー
タを選択してレジスタ４８に取り込む。このようにして
、３クロツク後に、アドレス（ＡＩ、Ａ２、Ａ３）で指
定された１つのデータが選択されて出力される。この間
に動作したレジスタは３３．３４．３９及び最終段の４
８であり、３３〜４１と４８のうちの約１７３にすぎな
い。

保持メモリ４７からは１フレーム当り１２ケのアドレス
情報が連続して出力されるので、」二記動作は毎サイク
ル連続して実行される。このため、選択部遅延用レジス
タのダイナミックパワーを約１／３に抑えることができ
る。

なお、以上の記述では、各ゲートの回路動作上の遅延時
間を無視して説明したが、実際には遅延が生じるので、
それが無視できない場合には必要に応じてＣ１〜Ｃ３の
位相を適当に調整することは自由である。

第２図は部分アドレスを先行的に利用して遅延素子（レ
ジスタ）の動作を制御する実施例であるが、同様の概念
をマルチプレクサ部に適用することも可能である。第３
図はこれを示す第２の実施例であり１部分アドレスＡ３
をデコーダ４９でデコードした信号８３１〜Ｓ３３で、
部分アドレスＡ１をデコーダ４４でデコードした信号Ｓ
１を制御することにより、３種類の制御信号Ｓ　ｉ　１
、Ｓ１２、Ｓ１３を生成し、初段のマルチプレクサ２３
〜２８のうちの１／３を駆動するものである。

即ち、ＡＮＤゲート５６からの制御信号Ｓｌｌは１１− マルチプレクサ２３と２４を、ＡＮＤゲート５７からの
制御信号Ｓ１２はマルチプレクサ２５と２６を、ＡＮＤ
ゲート５８からの制御信号８１３はマルチプレクサ２７
と２８を制御する。即ち、第２図の実施例と同様に、部
分アドレスＡ３をデコードした時に８３１のみが１′１
”となった場合には、Ｓｌｌに８１が出力され、Ｓ　１
２＝８１３＝０となるので、マルチプレクサ２３．２４
のみが動作し、マルチプレクサ２５〜２８は動作しない
。

こうして、マルチプレクサ２３〜２８のうちの１／３の
みが動作するので、ダイナミックパワーを低下せしめう
る。

なお、いずれの実施例においても先行的に使用する部分
アドレス数を増して、制御を細分化すれば、同時に動作
する回路数をより少く抑えることができることは言うま
でもない。又、第２図と第３図の実施例を組み合せて、
遅延素子部とマルチプレクサ部の動作を同時に制御する
ことも可能であり、この場合にはダイナミックパワーの
一層の低下がもたらされる。

一１２＝なお、本発明は実施例に示した構成に限らず、選択動作
を部分アドレスを用いて段階的に実行する回路であれば
、特願昭５８−３１６５１号に示す制御材ＤＦＦを用い
た時間スイッチの場合や特願昭５８−２９１５８号に示
す時分割交換回路の場合にも同様に実施できる。

〔発明の効果〕

以上説明したように、本発明によれば、読出しに使用さ
れるアドレス情報の部分アドレスを先行的に利用して動
作回路を制御するようにしたため、最終的に不要となる
データを選択し、遅延させるための回路動作を停止させ
ることができる。このため、従来は全回路が同時に動作
するために大きなダイナミックパワーを消費していたの
を著しく低下させることが可能となるいう利点がある。

従って、例えば消費電力の大半をダイナミックパワーが
占めるＣｕＯ２で時間スイッチ回路を実施した場合、本
発明の有効性は極めて大きい。

【図面の簡単な説明】

第１図は従来の時間スイッチ回路の構成例を示す図、第
２図及び第３図は本発明の時間スイッチ回路の一実施例
を示す図である。２１・・・シフトレジスタ、２２・・・ラッチ、２３〜
３２・・・マルチプレクサ、３３〜４１・・・遅延素子
、４２．４３・・・レジスタ、４４〜４６・・・デコー
ダ、４７・・・保持メモリ、４８・・・ラッチ、４９・
・・デコーダ、５０〜５２．５６〜５８・・・ＡＮＤゲ
ート、５３〜５５・・・遅延素子。

Claims

【特許請求の範囲】

（１）時分割多重化されて入力されるデータを順次記憶
する第１の手段と、データの記憶機能と選択機能を有す
る単位選択回路を多段かつトリー状に接続して構成し、
外部より供給されるアドレス情報を分割した部分アドレ
スにより、それぞれ各段の単位選択回路を制御して、前
段から後段へデータを移動しつつ段階的に選択する第２
の手段と、前記第２の手段にアドレス情報を供給する第
３の手段とからなり、前記時分割多重化されて入力され
るデータを該入力時の順番とは異なる順番で出力する時
間スイッチ回路において、前記第２の手段の少なくとも
１段を構成する単位選択回路を制御するために、該単位
選択回路よりも後段の単位選択回路を制御する部分アド
レスを先行的に用いて制御する手段を具備することを特
徴とする時間スイッチ回路。