WO2006137114A1 - セレクタ回路及び回路接続方法 - Google Patents

セレクタ回路及び回路接続方法 Download PDF

Info

Publication number
WO2006137114A1
WO2006137114A1 PCT/JP2005/011263 JP2005011263W WO2006137114A1 WO 2006137114 A1 WO2006137114 A1 WO 2006137114A1 JP 2005011263 W JP2005011263 W JP 2005011263W WO 2006137114 A1 WO2006137114 A1 WO 2006137114A1
Authority
WO
WIPO (PCT)
Prior art keywords
selector
stage
circuit
selectors
selector circuit
Prior art date
Application number
PCT/JP2005/011263
Other languages
English (en)
French (fr)
Inventor
Yutaka Orioku
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to PCT/JP2005/011263 priority Critical patent/WO2006137114A1/ja
Publication of WO2006137114A1 publication Critical patent/WO2006137114A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/002—Switching arrangements with several input- or output terminals
    • H03K17/005—Switching arrangements with several input- or output terminals with several inputs only

Definitions

  • the present invention relates to a selector circuit and a circuit connection method, and more particularly to a selector circuit having a configuration in which selectors are connected in multiple stages and a circuit connection method of such a selector circuit.
  • a selector circuit In a register file circuit or the like of an information processing device, data from a latch circuit is selected by a selector circuit and output.
  • the selector circuit selects data having the power of the latch circuit in response to the control signal of the decoder that decodes the address. If a selector circuit having a single stage configuration is used for such a selector, problems such as signal waveform dullness and delay occur, and therefore a selector circuit having a configuration in which selectors are connected in multiple stages is generally used. .
  • FIG. 1 is a circuit diagram showing a main part of an example of a three-stage selector circuit.
  • Figure 1 shows that the first stage consists of 16 2: 1 selectors 11, the second stage consists of four 4: 1 selectors 12, and the third stage consists of one 4: 1 selector 13.
  • a 32: 1 selector circuit 1 having the following structure is shown.
  • Each of the selectors 11 to 13 includes a pair of transistors 111 having the same configuration including P-channel and N-channel transistors.
  • Fig. 1 shows a case where 32 latch circuits 2 are connected to a 32: 1 selector circuit, and control signals supplied to the selectors 11 to 13 are illustrated. Omitted.
  • the triangular symbol indicates a buffer.
  • FIG. 2 is a circuit diagram showing a main part of an example of a four-stage selector circuit.
  • Figure 2 shows that the first stage consists of 32 2: 1 selectors 31, the second stage consists of 8 4: 1 selectors 32, and the third stage consists of 2 4: 1 selectors 33.
  • the fourth stage shows a 64: 1 selector circuit 21 having a configuration composed of one 2: 1 selector 34.
  • Each selector 21 to 24 includes a transistor pair 111 having the same configuration.
  • FIG. 2 shows a case where 64 latch circuits 2 are connected to the 64: 1 selector circuit 21 in consideration of 1 bit for convenience of explanation, and the control signals supplied to the selectors 31 to 34 are shown in FIG. Omitted.
  • the triangular symbol indicates a buffer.
  • a control signal supplied to each selector Because of the tendency to become a tick path, the selector close to the latch circuit is usually a 2: 1 selector as shown in Figs.
  • FIG. 3 shows the main parts of the second stage 2: 1 selectors 11 and 31 and the second stage 4: 1 selectors 12 and 32 of the selector circuits 1 and 21 shown in FIG. 1 and FIG. It is a figure which shows a mounting state.
  • two layers of a lower wiring layer 211 and an upper wiring layer 212 that is, wiring layers at different layer levels are used.
  • the location where the lower wiring layer 211 is connected corresponds to the node Nl (only l) in FIGS.
  • the place where the upper wiring layer 212 is connected corresponds to the node N2 (only four) in FIGS.
  • the selectors constituting the selector circuit are connected by the wiring layers at different layer levels.
  • Patent Document 1 proposes a signal selection circuit that selects a plurality of input signals for performing function control internally based on an external control signal.
  • Patent Document 1 Japanese Patent Laid-Open No. 2-185113
  • the present invention provides a selector circuit and a circuit connection method capable of improving the problems of waveform dullness and signal delay without increasing the number of wiring channels, the mounting area, the number of wiring layers, and the cost. This is a general issue.
  • the above problem is a selector circuit in which selectors are connected in N stages (N is an integer of 3 or more), and the first stage selector is M: 1 selector (M is M> 2)
  • N is an integer of 3 or more
  • M is M> 2
  • a selector circuit characterized in that a 2: 1 selector is provided in the i-th stage (i is an integer satisfying Ki and N) between the first stage and the N-th stage.
  • the nodes connecting the i-th stage and the i-first stage selector may be connected by a wiring layer at the same layer level.
  • the above-described problem is a circuit connection method for connecting selectors of a selector circuit in N stages (N is an integer of 3 or more), and the M: 1 selector (M is M>) is connected to the first stage selector. 2), and a 2: 1 selector is connected to the i-th stage (i is an integer satisfying Ki and N) between the 1st stage and the N-th stage.
  • N is an integer of 3 or more
  • a 2: 1 selector is connected to the i-th stage (i is an integer satisfying Ki and N) between the 1st stage and the N-th stage.
  • the present invention it is possible to realize a selector circuit and a circuit connection method capable of improving the problem of waveform dullness and signal delay without increasing the number of wiring channels, the mounting area, the number of wiring layers, and the cost. Can do.
  • FIG. 1 is a circuit diagram showing a main part of an example of a selector circuit having a three-stage configuration.
  • FIG. 2 is a circuit diagram showing a main part of an example of a selector circuit having a four-stage configuration.
  • FIG. 3 is a diagram showing mounting states of main parts of the first stage 2: 1 selector and the second stage 4: 1 selector of the selector circuit shown in FIGS. 1 and 2.
  • FIG. 4 is a circuit diagram showing a main part of a first embodiment of a selector circuit according to the present invention.
  • FIG. 5 is a circuit diagram showing a main part of a second embodiment of a selector circuit according to the present invention.
  • FIG. 6 is a diagram showing mounting states of main parts of the first stage 4: 1 selector and the second stage 2: 1 selector of the selector circuit shown in FIGS. 4 and 5.
  • FIG. 7 is a plan view showing the main part of the layout of the selector circuit shown in FIGS. 4 and 5.
  • FIG. 7 is a plan view showing the main part of the layout of the selector circuit shown in FIGS. 4 and 5.
  • FIG. 8 is a diagram showing mounting states of main parts of the first stage 4: 1 selector and the second stage 2: 1 selector of the selector circuit shown in FIG. 7;
  • FIG. 4 is a circuit diagram showing the main part of the first embodiment of the selector circuit according to the present invention.
  • This embodiment of the selector circuit is connected by the first embodiment of the circuit connection method according to the present invention.
  • the 32: 1 selector circuit 51 is composed of eight 4: 1 selectors 61 in the first stage, four 2: 1 selectors 62 in the second stage, and 1 in the third stage. It has a configuration composed of four 4: 1 selectors 63.
  • Each of the selectors 61 to 63 includes a pair of transistors 111 having the same configuration and having P-channel and N-channel transistors.
  • FIG. 4 shows a case where 32 latch circuits 2 are connected to the 32: 1 selector circuit 51 for convenience of explanation, and the control signals supplied to the selectors 61 to 63 are illustrated. Omitted.
  • a triangle symbol indicates a buffer.
  • FIG. 5 is a circuit diagram showing a main part of a second embodiment of the selector circuit according to the present invention.
  • This embodiment of the selector circuit is connected by the second embodiment of the circuit connection method according to the present invention.
  • the 64: 1 selector circuit 71 is composed of 16 4: 1 selectors 81 in the first stage, eight 2: 1 selectors 82 in the second stage, and 2 in the third stage. 4: 1 selector 83, and the fourth stage has one 2: 1 selector 84.
  • Each of the selectors 81 to 84 has the same configuration as that of the transistor 111.
  • FIG. 6 shows the case where 64 latch circuits 2 are connected to the 64: 1 selector circuit 71 for the convenience of explanation, and the control signals supplied to the selectors 81 to 84 are illustrated. Is omitted.
  • a triangle symbol indicates a buffer.
  • FIG. 6 shows the implementation of the main parts of the first stage 4: 1 selectors 61 and 81 and the second stage 2: 1 selectors 62 and 82 of the selector circuits 51 and 71 shown in FIG. 4 and FIG. It is a figure which shows a state.
  • the lower wiring layer 411 has wiring layer parts 411—1, 411—2 connected to node Ni l (only two) and node N12 (only two) in FIGS. 4 and 5. Correspond.
  • the upper wiring layer is not used, and only one layer of the lower wiring layer 411, that is, a wiring layer at the same layer level is used. Therefore, compared with the mounting state shown in FIG.
  • the first stage selector is not a 2: 1 selector! /, So the cycle ratio is 3% worse in terms of signal delay, for example, but each selector is connected. This reduces the number of wiring layers required to reduce the number of wiring channels, mounting area, number of wiring layers, and cost, without increasing the waveform dullness and signal delay. Is improved by 3%, for example.
  • FIG. 7 is a plan view showing the main part of the layout of selector circuits 51 and 71 shown in FIGS. 4 and 5.
  • data from a latch circuit is selected and output by a selector circuit.
  • the selector circuit selects data from the latch circuit in response to a control signal from a decoder that decodes the address.
  • the control unit 91 includes such a decoder.
  • FIG. 8 shows a mounting state of main parts of the first stage 4: 1 selectors 61 and 81 and the second stage 2: 1 selectors 62 and 82 of the selector circuits 51 and 71 shown in FIG. FIG.
  • FIG. 8 is an enlarged view of a portion indicated by X in FIG.
  • the same parts as those in FIG. 6 are denoted by the same reference numerals, and the description thereof is omitted.
  • the two wiring layer portions 411-1 shown in the figure are arranged vertically.
  • the 2: 1 selector is provided in the second stage.
  • N is an integer of 3 or more
  • the first stage and N Any configuration that has a 2: 1 selector in the i-th stage (i is an integer satisfying 1 and i and N) between the stages is acceptable.
  • an M: 1 selector (M is an integer satisfying M> 2) should be provided at the first stage.
  • the nodes connecting the i-th stage and i-lth stage selectors can be connected by the same level of wiring layers, the number of wiring layers required to connect each selector can be reduced.
  • the present invention can be applied to a selector circuit having a configuration in which selectors are connected in multiple stages, such as a register file circuit of an information processing apparatus.

Landscapes

  • Logic Circuits (AREA)

Abstract

　セレクタがN段（Nは３以上の整数）で接続されているセレクタ回路は、第１段目とN段目との間のｉ段目（ｉは１ <ｉ <Ｎを満足する整数）に２：１セレクタを設けた構成を有する。

Description

明 細 書
セレクタ回路及び回路接続方法
技術分野
[0001] 本発明は、セレクタ回路及び回路接続方法に係り、特にセレクタが多段で接続され ている構成のセレクタ回路及びそのようなセレクタ回路の回路接続方法に関する。 背景技術
[0002] 情報処理装置のレジスタファイル回路等では、ラッチ回路からのデータをセレクタ回 路で選択して出力することが行われる。セレクタ回路は、アドレスをデコードするデコ 一ダカもの制御信号に応答して、ラッチ回路力ものデータを選択する。このようなセレ クタに 1段構成のセレクタ回路を用いると、信号の波形鈍りや遅延の問題が発生して しまうため、一般的にはセレクタが多段で接続された構成のセレクタ回路が用いられ る。
[0003] 図 1は、 3段構成のセレクタ回路の一例の要部を示す回路図である。図 1は、第 1段 目が 16個の 2 : 1セレクタ 11からなり、第 2段目が 4個の 4 : 1セレクタ 12からなり、第 3 段目が 1個の 4 : 1セレクタ 13からなる構成の 32 : 1セレクタ回路 1を示す。各セレクタ 1 1〜13は、 Pチャンネル及び Nチャンネルトランジスタからなる同一構成のトランジスタ 対 111からなる。図 1では、説明の便宜上 1ビット分を考えて、 32個のラッチ回路 2が 32 : 1セレクタ回路に接続されている場合を示し、各セレクタ 11〜13へ供給される制 御信号の図示は省略する。尚、三角形の記号は、バッファを示す。
[0004] 他方、図 2は、 4段構成のセレクタ回路の一例の要部を示す回路図である。図 2は、 第 1段目が 32個の 2 : 1セレクタ 31からなり、第 2段目が 8個の 4 : 1セレクタ 32からなり 、第 3段目が 2個の 4： 1セレクタ 33からなり、第 4段目が 1個の 2： 1セレクタ 34からなる 構成の 64 : 1セレクタ回路 21を示す。各セレクタ 21〜24は、同一構成のトランジスタ 対 111からなる。図 2では、説明の便宜上 1ビット分を考えて、 64個のラッチ回路 2が 64 : 1セレクタ回路 21に接続されている場合を示し、各セレクタ 31〜34へ供給される 制御信号の図示は省略する。尚、三角形の記号は、バッファを示す。
[0005] 情報処理装置のレジスタファイル回路では、各セレクタに供給される制御信号がタリ ティカルパスになる傾向があるため、セレクタ回路の高性能化を目指すと、ラッチ回路 に近いセレクタは、図 1及び図 2に示すように 2 : 1セレクタとすることが通常である。
[0006] 尚、ビット数又はポート数が増減すると、ラッチ回路及びセレクタ回路を構成するセ レクタの数が増減することは言うまでもな 、。
[0007] 図 3は、図 1及び図 2に示すセレクタ回路 1, 21の第 1段目の 2 : 1セレクタ 11, 31及 び第 2段目の 4 : 1セレクタ 12, 32の要部の実装状態を示す図である。図 3では、下 側配線層 211及び上側配線層 212の 2層、即ち、互いに異なる層レベルの配線層を 用いている。図 3において下側配線層 211が接続している箇所は、図 1及び図 2にお けるノード Nl (lつのみ）に対応する。又、上側配線層 212が接続している箇所は、図 1及び図 2におけるノード N2 (4つのみ）に対応する。
[0008] このように、セレクタ回路を構成する各セレクタは、夫々異なる層レベルの配線層に より接続されている。
[0009] 特許文献 1には、外部制御信号に基づ!、て、内部で機能制御を行うための複数の 入力信号に対する選択を行う信号選択回路が提案されている。
特許文献 1 :特開平 2— 185113号公報
発明の開示
発明が解決しょうとする課題
[0010] 上記の如ぐ情報処理装置のレジスタファイル回路等では、 1段構成のセレクタ回 路を用いると波形鈍りや信号遅延の問題が発生してしまう。しかし、セレクタが多段で 接続された構成のセレクタ回路を用いて波形鈍りや信号遅延の問題を改善すると、 異なる層レベルの配線層でセレクタが多段で接続されるために、配線チャネル数、実 装面積、配線層数及びコストの増加を招!、てしまう t 、う問題があった。
[0011] そこで、本発明は、配線チャネル数、実装面積、配線層数及びコストの増加を招くこ となく波形鈍りや信号遅延の問題を改善可能なセレクタ回路及び回路接続方法を提 供することを概括的課題とする。
課題を解決するための手段
[0012] 上記の課題は、セレクタが N段 (Nは 3以上の整数)で接続されて!、るセレクタ回路で あって、前記第 1段目のセレクタは M： 1セレクタ (Mは M〉2を満足する整数)であり、 第 1段目と N段目との間の i段目（iは Kiく Nを満足する整数）に 2 : 1セレクタを設けたこ とを特徴とするセレクタ回路によって達成できる。
[0013] 前記 i段目と i— 1段目のセレクタを接続するノードは、同じ層レベルの配線層で接 続されていても良い。
[0014] 上記の課題は、セレクタ回路のセレクタを N段 (Nは 3以上の整数)で接続する回路 接続方法であって、前記第 1段目のセレクタに M： 1セレクタ (Mは M〉2を満足する整 数)を接続し、第 1段目と N段目との間の i段目（iは Kiく Nを満足する整数）に 2 : 1セレ クタを接続することを特徴とする回路接続方法によっても達成できる。
発明の効果
[0015] 本発明によれば、配線チャネル数、実装面積、配線層数及びコストの増加を招くこ となく波形鈍りや信号遅延の問題を改善可能なセレクタ回路及び回路接続方法を実 現することができる。
図面の簡単な説明
[0016] [図 1]3段構成のセレクタ回路の一例の要部を示す回路図である。
[図 2]4段構成のセレクタ回路の一例の要部を示す回路図である。
[図 3]図 1及び図 2に示すセレクタ回路の第 1段目の 2： 1セレクタ及び第 2段目の 4： 1 セレクタの要部の実装状態を示す図である。
[図 4]本発明になるセレクタ回路の第 1実施例の要部を示す回路図である。
[図 5]本発明になるセレクタ回路の第 2実施例の要部を示す回路図である。
[図 6]図 4及び図 5に示すセレクタ回路の第 1段目の 4： 1セレクタ及び第 2段目の 2： 1 セレクタの要部の実装状態を示す図である。
[図 7]図 4及び図 5に示すセレクタ回路のレイアウトの要部を示す平面図である。
[図 8]図 7に示すセレクタ回路の第 1段目の 4 : 1セレクタ及び第 2段目の 2 : 1セレクタ の要部の実装状態を示す図である。
符号の説明
[0017] 2 ラッチ回路
51, 71 セレクタ回路
61〜63, 81〜84 セレクタ 111 トランジスタ対
Ni l, N12 ノード
発明を実施するための最良の形態
[0018] 本発明になるセレクタ回路及び回路接続方法の各実施例を、図 4以降と共に説明 する。
実施例
[0019] 図 4は、本発明になるセレクタ回路の第 1実施例の要部を示す回路図である。セレ クタ回路の本実施例は、本発明になる回路接続方法の第 1実施例により接続された ものである。同図中、 32 : 1セレクタ回路 51は、第 1段目が 8個の 4 : 1セレクタ 61から なり、第 2段目が 4個の 2 : 1セレクタ 62からなり、第 3段目が 1個の 4 : 1セレクタ 63から なる構成を有する。各セレクタ 61〜63は、 Pチャンネル及び Nチャンネルトランジスタ 力 なる同一構成のトランジスタ対 111からなる。図 4では、説明の便宜上 1ビット分を 考えて、 32個のラッチ回路 2が 32 : 1セレクタ回路 51に接続されている場合を示し、 各セレクタ 61〜63へ供給される制御信号の図示は省略する。三角形の記号は、バ ッファを示す。
[0020] 図 5は、本発明になるセレクタ回路の第 2実施例の要部を示す回路図である。セレ クタ回路の本実施例は、本発明になる回路接続方法の第 2実施例により接続された ものである。同図中、 64 : 1セレクタ回路 71は、第 1段目が 16個の 4 : 1セレクタ 81から なり、第 2段目が 8個の 2 : 1セレクタ 82からなり、第 3段目が 2個の 4 : 1セレクタ 83から なり、第 4段目が 1個の 2 : 1セレクタ 84からなる構成を有する。各セレクタ 81〜84は、 同一構成のトランジスタ 111対力もなる。図 6では、説明の便宜上 1ビット分を考えて、 64個のラッチ回路 2が 64 : 1セレクタ回路 71に接続されている場合を示し、各セレク タ 81〜84へ供給される制御信号の図示は省略する。三角形の記号は、バッファを示 す。
[0021] 尚、ビット数又はポート数が増減すると、ラッチ回路及びセレクタ回路を構成するセ レクタの数が増減することは言うまでもな 、。
[0022] 図 6は、図 4及び図 5に示すセレクタ回路 51, 71の第 1段目の 4 : 1セレクタ 61, 81 及び第 2段目の 2 : 1セレクタ 62, 82の要部の実装状態を示す図である。図 6におい て下側配線層 411の配線層部分 411— 1, 411— 2が接続している箇所は、図 4及 び図 5におけるノード Ni l (2つのみ）と、ノード N12 (2つのみ）に対応する。この場合 、図 6に示すように、上側配線層を用いておらず、下側配線層 411の 1層のみ、即ち 、同じ層レベルの配線層を用いている。このため、図 3に示す実装状態と比較すると 、 1段目のセレクタが 2： 1セレクタではな!/、ので信号遅延の面ではサイクル比が例え ば 3 %悪化するが、各セレクタを接続するのに要する配線層の層レベル数を減少さ せることができるので、配線チャネル数、実装面積、配線層数及びコストの増加を招く ことなく波形鈍りや信号遅延の問題を改善可能となり、実装面積は例えば 3%改善さ れる。
[0023] 図 7は、図 4及び図 5に示すセレクタ回路 51, 71のレイアウトの要部を示す平面図 である。情報処理装置のレジスタファイル回路等では、ラッチ回路からのデータをセ レクタ回路で選択して出力することが行われる。セレクタ回路は、アドレスをデコード するデコーダからの制御信号に応答して、ラッチ回路からのデータを選択する。図 7 において、制御部 91は、このようなデコーダを含む。
[0024] 図 8は、図 7に示すセレクタ回路 51, 71の第 1段目の 4 : 1セレクタ 61, 81及び第 2 段目の 2 : 1セレクタ 62, 82の要部の実装状態を示す図である。具体的には、図 8は 、図 7中 Xで示す部分を拡大して示す図である。図 8中、図 6と同一部分には同一符 号を付し、その説明は省略する。図 8では、図示されている 2つの配線層部分 411— 1が上下対象に配置されている。
[0025] 上記各実施例では、 2： 1セレクタが 2段目に設けられて 、るが、 N段 (Nは 3以上の 整数)で接続されているセレクタ回路において、第 1段目と N段目との間の i段目（iは 1 く iく Nを満足する整数）に 2 : 1セレクタを設けられた構成であれば良い。要は、第 1段 目に 2 : 1セレクタを設けないようにすれば良ぐ第 1段目には M : 1セレクタ (Mは M〉2 を満足する整数)を設けるようにすれば良い。この場合、 i段目と i—l段目のセレクタ を接続するノードは、同じ層レベルの配線層で接続できるので、各セレクタを接続す るのに要する配線層の層レベル数を減少させることができ、この結果、配線チャネル 数、実装面積、配線層数及びコストの増加を招くことなく波形鈍りや信号遅延の問題 を改善可能となる。 [0026] 以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるもので はなぐ本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。 産業上の利用可能性
[0027] 本発明は、情報処理装置のレジスタファイル回路等の、セレクタが多段で接続され ている構成のセレクタ回路に適用可能である。

Claims

請求の範囲
[1] セレクタが N段 (Nは 3以上の整数)で接続されて!、るセレクタ回路であって、
前記第 1段目のセレクタは M： 1セレクタ (Mは M〉2を満足する整数)であり、 第 1段目と N段目との間の i段目（iは Kiく Nを満足する整数）に 2: 1セレクタを設けた ことを特徴とする、セレクタ回路。
[2] 前記 i段目と i— 1段目のセレクタを接続するノードは、同じ層レベルの配線層で接 続されていることを特徴とする、請求項 1記載のセレクタ回路。
[3] N=3及び i=2であり、前記 1段目のセレクタは 4:1セレクタであり、前記 N段目のセ レクタは 4:1セレクタである、 32:1の選択を行うことを特徴とする、請求項 1又は 2記 載のセレクタ回路。
[4] N=4及び i=2であり、前記 1段目のセレクタは 4:1セレクタであり、 3段目のセレク タは 4:1セレクタであり、前記 N段目のセレクタは 2:1セレクタである、 64:1の選択を 行うことを特徴とする、請求項 1又は 2記載のセレクタ回路。
[5] セレクタ回路のセレクタを N段 (Nは 3以上の整数)で接続する回路接続方法であつ て、
前記第 1段目のセレクタに M： 1セレクタ (Mは M〉2を満足する整数)を接続し、 第 1段目と N段目との間の i段目（iは Kiく Nを満足する整数）に 2: 1セレクタを接続 することを特徴とする、回路接続方法。
[6] 前記 i段目と i— 1段目のセレクタを接続するノードを、同じ層レベルの配線層で接続 することを特徴とする、請求項 5記載の回路接続方法。
[7] N=3及び i=2であり、前記 1段目のセレクタに 4:1セレクタを接続し、前記 N段目 のセレクタに 4: 1セレクタを接続し、前記セレクタ回路に 32: 1の選択を行わせること を特徴とする、請求項 5又は 6記載の回路接続方法。
[8] N=4及び i=2であり、前記 1段目のセレクタに 4:1セレクタを接続し、 3段目のセレ クタに 4： 1セレクタを接続し、前記 N段目のセレクタに 2： 1セレクタを接続し、前記セレ クタ回路に 64: 1の選択を行わせることを特徴とする、請求項 5又は 6記載の回路接 続方法。
PCT/JP2005/011263 2005-06-20 2005-06-20 セレクタ回路及び回路接続方法 WO2006137114A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/011263 WO2006137114A1 (ja) 2005-06-20 2005-06-20 セレクタ回路及び回路接続方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/011263 WO2006137114A1 (ja) 2005-06-20 2005-06-20 セレクタ回路及び回路接続方法

Publications (1)

Publication Number Publication Date
WO2006137114A1 true WO2006137114A1 (ja) 2006-12-28

Family

ID=37570167

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/011263 WO2006137114A1 (ja) 2005-06-20 2005-06-20 セレクタ回路及び回路接続方法

Country Status (1)

Country Link
WO (1) WO2006137114A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02185113A (ja) * 1989-01-12 1990-07-19 Nec Corp 信号選択回路
JPH04126408A (ja) * 1990-09-17 1992-04-27 Fujitsu Ltd 信号切換え出力回路
JPH08223021A (ja) * 1994-12-16 1996-08-30 Matsushita Electric Ind Co Ltd １入力多出力スイッチ及び多入力１出力スイッチ
JP2000151378A (ja) * 1998-11-10 2000-05-30 Hitachi Ltd 半導体集積回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02185113A (ja) * 1989-01-12 1990-07-19 Nec Corp 信号選択回路
JPH04126408A (ja) * 1990-09-17 1992-04-27 Fujitsu Ltd 信号切換え出力回路
JPH08223021A (ja) * 1994-12-16 1996-08-30 Matsushita Electric Ind Co Ltd １入力多出力スイッチ及び多入力１出力スイッチ
JP2000151378A (ja) * 1998-11-10 2000-05-30 Hitachi Ltd 半導体集積回路

Similar Documents

Publication Publication Date Title
US7587537B1 (en) Serializer-deserializer circuits formed from input-output circuit registers
US7521958B2 (en) Hybrid configurable circuit for a configurable IC
US8726213B2 (en) Method and apparatus for decomposing functions in a configurable IC
US7298169B2 (en) Hybrid logic/interconnect circuit in a configurable IC
US20080129561A1 (en) Multiplexer for controlling data output sequence and parallel-to-serial converter using the same
US7426254B2 (en) Shift register comprising electrical fuse and related method
US6097221A (en) Semiconductor integrated circuit capable of realizing logic functions
KR100316428B1 (ko) 전압선택회로및d/a변환기
CN1734676B (zh) 掩模可编程逻辑器件及其数字处理***、印刷电路板
JP3272724B2 (ja) バレルシフタ
JP2006042308A (ja) ２ビットのバイナリ比較器及びバイナリ比較装置
WO2006137114A1 (ja) セレクタ回路及び回路接続方法
US6646465B2 (en) Programmable logic device including bi-directional shift register
JP3901906B2 (ja) 半導体集積回路装置
JP2004153690A (ja) トライステートバッファ回路
JPH11340796A (ja) フリップフロップ回路
JP2005210732A (ja) ロジック回路を動作させるためのシステム及び方法
JP3209399B2 (ja) ゲートアレイ集積回路
JP5610058B2 (ja) 集積回路
JP2005116793A (ja) 半導体集積回路及びそのクロック配線方法
US7830179B2 (en) Multi-functional logic gate device and programmable integrated circuit device using the same
KR20080097093A (ko) 반도체 장치 및 그에 구비되는 논리 게이트
JPH04145720A (ja) 論理回路
JP2006140328A (ja) 半導体集積回路
JPH09162723A (ja) フィールドプログラマブルゲートアレイ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 05751371

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP