JPH02154159A - トランジスタ電流波形を検知するための回路 - Google Patents
トランジスタ電流波形を検知するための回路Info
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- JPH02154159A JPH02154159A JP1239757A JP23975789A JPH02154159A JP H02154159 A JPH02154159 A JP H02154159A JP 1239757 A JP1239757 A JP 1239757A JP 23975789 A JP23975789 A JP 23975789A JP H02154159 A JPH02154159 A JP H02154159A
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- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000035484 reaction time Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 description 8
- 230000001105 regulatory effect Effects 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000670 limiting effect Effects 0.000 description 2
- 238000012886 linear function Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
- H03K4/08—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape
- H03K4/48—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
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- Measurement Of Current Or Voltage (AREA)
- Electronic Switches (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はトランジスタにおけるコレクタ電流の波形を検
知する回路に関し、特に電流モードで動作する調整され
た電源のスイッチングトランジスタに関する。
知する回路に関し、特に電流モードで動作する調整され
た電源のスイッチングトランジスタに関する。
スイッチングトランジスタのコレクタ電流の波形が抵抗
器手段によって制御されるいわゆる電流モード型の回路
におけるパワースイッチングトランジスタの使用は、当
該技術において周知である。
器手段によって制御されるいわゆる電流モード型の回路
におけるパワースイッチングトランジスタの使用は、当
該技術において周知である。
この型の電源は第１図で示され、エッセ・ジ・エッセ・
ミクロエレクトロニクスによって製造される素子ＵＣ１
，８４２またはＵＣ１８４６に対応する。見てわかるよ
うに、電源はエラー増幅器ＥＡを含むデュアルループを
含み、これは調整された電圧ｖｏを外部的に送られた基
準電圧Ｖ。
ミクロエレクトロニクスによって製造される素子ＵＣ１
，８４２またはＵＣ１８４６に対応する。見てわかるよ
うに、電源はエラー増幅器ＥＡを含むデュアルループを
含み、これは調整された電圧ｖｏを外部的に送られた基
準電圧Ｖ。
ＥＦを比較してエラー信号ＥＳを発生させる。比較器Ｃ
Ｐはエラー増幅器ＥＡの下流に設けられ、比較器ＣＰの
非反転入力に送られるエラー信号ＥＳを、スイッチング
トランジスタＴ、のコレクタを介して流れる鋸歯状電流
と比例する鋸歯状信号ＲＡと比較する。スイッチングト
ランジスタＴ。
Ｐはエラー増幅器ＥＡの下流に設けられ、比較器ＣＰの
非反転入力に送られるエラー信号ＥＳを、スイッチング
トランジスタＴ、のコレクタを介して流れる鋸歯状電流
と比例する鋸歯状信号ＲＡと比較する。スイッチングト
ランジスタＴ。
のエミッタおよび接地の間に接続される検知抵抗器Ｒ５
によって発生される前記鋸歯状信号ＲＡは、比較器の反
転入力に送られ、フィードバックループを形成する。比
較器ＣＰはＣ文字によって示されるスイッチング信号を
発生させる。
によって発生される前記鋸歯状信号ＲＡは、比較器の反
転入力に送られ、フィードバックループを形成する。比
較器ＣＰはＣ文字によって示されるスイッチング信号を
発生させる。
トランジスタＴ、のコレクタに接続されるブロック２は
調整された電源の一部であり、調整された出力電圧ＶＯ
を発生させるが、この技術において周知でありまた本発
明の理解のために必要ではないので詳細に示されていな
い。
調整された電源の一部であり、調整された出力電圧ＶＯ
を発生させるが、この技術において周知でありまた本発
明の理解のために必要ではないので詳細に示されていな
い。
この既知の素子において、検知抵抗器Ｒ６の寸法化は２
つの反する条件が満足させられなければならないので幾
分難しい、すなわち： 消散電力をできるだけ低く保つには、検知抵抗器Ｒ６は
低い抵抗値を有しなければならない：他方、前記抵抗器
Ｒ３の抵抗は、鋸歯状信号の動的振幅を最大にするため
に比較的高く保たれなければならない。
つの反する条件が満足させられなければならないので幾
分難しい、すなわち： 消散電力をできるだけ低く保つには、検知抵抗器Ｒ６は
低い抵抗値を有しなければならない：他方、前記抵抗器
Ｒ３の抵抗は、鋸歯状信号の動的振幅を最大にするため
に比較的高く保たれなければならない。
これは次には比較器ＣＰによる鋸歯状信号ＲＡのエラー
信号ＥＳとの比較を容易にする。
信号ＥＳとの比較を容易にする。
前述の問題に対する解決は論文「カレントミラーＦＥＴ
のカットコス！・および検知損失Ｊ （Ｃｕｒｒａｎ
ｔ Ｍｉｒｒｏｒ ＰＥＴ’ｓ ｃｕｔ ｃｏ
ｓｔ ａｎｄ ｓｃｎｓｉｎｇ １ｏｓｓｅｓ）
＋ＥＤＮにおいてギャリー・フェイ（にａｒｒｙＦａｙ
）１９８６年９月４日ベージ１９３−２００）で開示さ
れている。
のカットコス！・および検知損失Ｊ （Ｃｕｒｒａｎ
ｔ Ｍｉｒｒｏｒ ＰＥＴ’ｓ ｃｕｔ ｃｏ
ｓｔ ａｎｄ ｓｃｎｓｉｎｇ １ｏｓｓｅｓ）
＋ＥＤＮにおいてギャリー・フェイ（にａｒｒｙＦａｙ
）１９８６年９月４日ベージ１９３−２００）で開示さ
れている。
前記論文はソースのセルの一部が電流検知目的のために
使われるＦＥＴセンサを説明し、電流負荷にハイパワー
の消散抵抗器を直列に交差させずに吸収された電流を監
視する。
使われるＦＥＴセンサを説明し、電流負荷にハイパワー
の消散抵抗器を直列に交差させずに吸収された電流を監
視する。
それは第１図で示される回路の相いれない問題を解決す
るが、前に説明した解決はＭＯ３技術において排他的に
実現でき、バイポーラ技術においては行なうことができ
ない。
るが、前に説明した解決はＭＯ３技術において排他的に
実現でき、バイポーラ技術においては行なうことができ
ない。
前述の説明した状況を考慮しで、本発明の狙いは種々の
技術、たとえばＭＯ５技術またはバイポーラ技術におい
て簡単に実現することができる電流検知回路を提供する
ことである。
技術、たとえばＭＯ５技術またはバイポーラ技術におい
て簡単に実現することができる電流検知回路を提供する
ことである。
上記の説明した狙いにおいて、本発明の特別の目的はフ
ィードバックループを介して比較器に送られる良い動的
鋸歯状信号を発生する検知回路を提供することであり、
これはスイッチングトランジスタを制御するのにもかか
わらず低い電力の消散を有する。
ィードバックループを介して比較器に送られる良い動的
鋸歯状信号を発生する検知回路を提供することであり、
これはスイッチングトランジスタを制御するのにもかか
わらず低い電力の消散を有する。
この発明のさらなる目的は、低いコストで実現すること
ができる集積化回路で使われる種類の検知回路構造を提
供することである。
ができる集積化回路で使われる種類の検知回路構造を提
供することである。
上記に説明した狙いおよび目的は、以下で明らかとなる
他のものと同様、請求項１に規定される回路によって達
成される。
他のものと同様、請求項１に規定される回路によって達
成される。
特徴および利点は以下の好ましいが排他的ではない実施
例の説明から明らかとなり、添付の図面の非制限例とし
て示される。
例の説明から明らかとなり、添付の図面の非制限例とし
て示される。
この発明に従って、第１図で参照番号１で示されるブロ
ックは第２図で示されるスイッチング回路によって置換
され、これは第１の人力においてスイッチング信号Ｃを
、また第２の人力において第４図で示されるような反転
遅延ブロック３によって発生される制御信号Ｃ１を受取
る。
ックは第２図で示されるスイッチング回路によって置換
され、これは第１の人力においてスイッチング信号Ｃを
、また第２の人力において第４図で示されるような反転
遅延ブロック３によって発生される制御信号Ｃ１を受取
る。
スイッチング信号Ｃは当該技術において知られているよ
うに、比較器ＣＰによって発生される。
うに、比較器ＣＰによって発生される。
第４図の回路では、前記スイッチング信号ＣはＴ＾によ
って示される遅延ブロック４によって遅延され、反転は
ＮＡＮＤゲート５によって完成される。特に、結果の制
御信号Ｃ１は反転され第５図で示されるようにスイッチ
ング信号Ｃの前縁に関して遅延される立上かり端縁を自
゛する。遅延ブロックは従来の構造を有し、当該技術に
おいて周知であるように、たとえば抵抗器手段およびキ
ャパシタ手段を含む。
って示される遅延ブロック４によって遅延され、反転は
ＮＡＮＤゲート５によって完成される。特に、結果の制
御信号Ｃ１は反転され第５図で示されるようにスイッチ
ング信号Ｃの前縁に関して遅延される立上かり端縁を自
゛する。遅延ブロックは従来の構造を有し、当該技術に
おいて周知であるように、たとえば抵抗器手段およびキ
ャパシタ手段を含む。
制御信号ＣＩＩはスイッチング信号Ｃとともに、第２図
で示されるスイッチング回路を制御するために使われる
。
で示されるスイッチング回路を制御するために使われる
。
第１の電源電圧線ＶＳＳおよび第２の電源電圧線ｖｅｃ
はスイッチング回路に供給し、基準電位線を規定する前
記電圧線ＶＳＳとＶＣＣは必ずしも互いに等しくない。
はスイッチング回路に供給し、基準電位線を規定する前
記電圧線ＶＳＳとＶＣＣは必ずしも互いに等しくない。
スイッチングトランジスタはここでは第１のトランジス
タＴ、によって規定され、これは好ましくはパワートラ
ンジスタによって構成され、コレクタ電流Ｉ、を有し、
前記トランジスタはベースに与えられる前記スイッチン
グ信号Ｃによって制御される。
タＴ、によって規定され、これは好ましくはパワートラ
ンジスタによって構成され、コレクタ電流Ｉ、を有し、
前記トランジスタはベースに与えられる前記スイッチン
グ信号Ｃによって制御される。
前記第１のトランジスタＴ１のコレクタはインピーダン
スＺ、を介して第２の電源電圧線ＶＣＣとダイオードＤ
のカソードに接続され、前記第１のトランジスタＴ、の
エミッタは接地Ｇに接続されてさらなる基準電位線を規
定する。インピーダンスＺ、は、第２図のスイッチング
回路が第１図で示される型の電源で使イ〕れるのなら第
１図のブロック２を表わすが、トランジスタＴ、のコレ
クタ電流によって送られるいかなる負荷をも表わすこと
ができる。
スＺ、を介して第２の電源電圧線ＶＣＣとダイオードＤ
のカソードに接続され、前記第１のトランジスタＴ、の
エミッタは接地Ｇに接続されてさらなる基準電位線を規
定する。インピーダンスＺ、は、第２図のスイッチング
回路が第１図で示される型の電源で使イ〕れるのなら第
１図のブロック２を表わすが、トランジスタＴ、のコレ
クタ電流によって送られるいかなる負荷をも表わすこと
ができる。
スイッチング回路はスイッチエレメントを規定する第２
のトランジスタＴ２をさらに含み、これはそのベースに
与えられる制御信号Ｃ８によって制御される。見てわか
るように、第２のトランジスタＴ２のコレクタは前Ｃ己
ダイオードＤのアノードと、定電流ＩＦを発生する電流
源Ｓと、変換するトランジスタを規定する第３のトラン
ジスタＴ、のベースとに接続される。前記第２のトラン
ジスタのエミッタは接地に接続される。
のトランジスタＴ２をさらに含み、これはそのベースに
与えられる制御信号Ｃ８によって制御される。見てわか
るように、第２のトランジスタＴ２のコレクタは前Ｃ己
ダイオードＤのアノードと、定電流ＩＦを発生する電流
源Ｓと、変換するトランジスタを規定する第３のトラン
ジスタＴ、のベースとに接続される。前記第２のトラン
ジスタのエミッタは接地に接続される。
電流源Ｓは前記第１の電源電圧線ＶＳＳによって供給さ
れ、これも第３のトランジスタＴ、のコレクタに接続さ
れる。第３のトランジスタのエミッタは抵抗器Ｒを介し
て接地に接続される。
れ、これも第３のトランジスタＴ、のコレクタに接続さ
れる。第３のトランジスタのエミッタは抵抗器Ｒを介し
て接地に接続される。
スイッチング信号Ｃが活性て制御信号Ｃ８が低い間、第
１のトランジスタＴ１はオンで第２のトランジスタＴ２
はオフであり、第３のトランジスタＴ、は第２のトラン
ジスタによって短絡されないのでオンである。ダイオー
ドＤを横切る電圧降ドＶＰは前記第３のトランジスタＴ
、を横切るベース・エミッタ電圧降下ＶＩＥとほぼ等し
いので、抵抗器Ｒを横切る電圧降下ＶＲ（比較器ＣＰに
送られる第１図の信号ＲＡに対応）は前記第１のトラン
ジスタＴ、を横切るコレクタ・エミッタ電圧降下と結果
的に等しい。実際に、第３のトランジスタＴ、とダイオ
ードＤによって？＋ｌ？成されるエレメントの組は、信
号Ｃ５が高いときに差動増幅器をオフにスイッチするト
ランジスタＴ２によって制御される差動増幅器として作
用する。ＲＯＭが第１のトランジスタの！１（ａｒの導
通抵抗率を示し、Ｉ、がそのコレクタ電流を示すなら、
ＶｃＥ−Ｒ０２・Ｉ、なので、ｖ、＝ ｖＣＥは前記コ
レクタ電流ＩＣの線形関数であり、ＩＣ３すなわち前記
第３のトランジスタＴ、のコレクタ電流もコレクタ電流
ＩＣの線形関数である。
１のトランジスタＴ１はオンで第２のトランジスタＴ２
はオフであり、第３のトランジスタＴ、は第２のトラン
ジスタによって短絡されないのでオンである。ダイオー
ドＤを横切る電圧降ドＶＰは前記第３のトランジスタＴ
、を横切るベース・エミッタ電圧降下ＶＩＥとほぼ等し
いので、抵抗器Ｒを横切る電圧降下ＶＲ（比較器ＣＰに
送られる第１図の信号ＲＡに対応）は前記第１のトラン
ジスタＴ、を横切るコレクタ・エミッタ電圧降下と結果
的に等しい。実際に、第３のトランジスタＴ、とダイオ
ードＤによって？＋ｌ？成されるエレメントの組は、信
号Ｃ５が高いときに差動増幅器をオフにスイッチするト
ランジスタＴ２によって制御される差動増幅器として作
用する。ＲＯＭが第１のトランジスタの！１（ａｒの導
通抵抗率を示し、Ｉ、がそのコレクタ電流を示すなら、
ＶｃＥ−Ｒ０２・Ｉ、なので、ｖ、＝ ｖＣＥは前記コ
レクタ電流ＩＣの線形関数であり、ＩＣ３すなわち前記
第３のトランジスタＴ、のコレクタ電流もコレクタ電流
ＩＣの線形関数である。
第２のトランジスタか制御信号ＣＲによってオンにスイ
ッチされ、スイッチング１５号Ｃが不活性になると、第
１のトランジスタＴ、はオフにスイッチし、電流源Ｓは
トランジスタＴ２を介して接地に接続され、第３のトラ
ンジスタＴ、がオフにスイッチするのを引き起こす。
ッチされ、スイッチング１５号Ｃが不活性になると、第
１のトランジスタＴ、はオフにスイッチし、電流源Ｓは
トランジスタＴ２を介して接地に接続され、第３のトラ
ンジスタＴ、がオフにスイッチするのを引き起こす。
第３図で示されるように、スイッチング信号Ｃと制御信
号Ｃ１１はしたがってコレクタ電流■。とＩＣ３の波形
を抽出するのを可能にする。
号Ｃ１１はしたがってコレクタ電流■。とＩＣ３の波形
を抽出するのを可能にする。
第１の電源トランジスタＴ１のスイッチング時間に従っ
て、信号Ｃ２の立下がり端縁はスイッチング信号Ｃの前
縁に関して時間Ｔａによって遅延されなければならず、
したがって第３のトランジスタＴ３は第１のトランジス
タＴ、がオンにスイッチされてからオフにスイッチされ
る。
て、信号Ｃ２の立下がり端縁はスイッチング信号Ｃの前
縁に関して時間Ｔａによって遅延されなければならず、
したがって第３のトランジスタＴ３は第１のトランジス
タＴ、がオンにスイッチされてからオフにスイッチされ
る。
第１図で示される抵抗器Ｒ８の電力消散と本発明の抵抗
器Ｒによる電力消散を比較する簡単な概算計算は、この
発明がその狙いを達成することを示す。
器Ｒによる電力消散を比較する簡単な概算計算は、この
発明がその狙いを達成することを示す。
第１図を参照して、導通状態のパワートランジスタＴ、
が１Ωの等価の抵抗を有するなら、抵抗器Ｒ５は１Ωの
値を何し、コレクタ電流ＩＣはＩＡであり、Ｒ８によっ
て消散される電力はＩＷであり、Ｔ、によって消散され
る電力もＩ Ｗである。
が１Ωの等価の抵抗を有するなら、抵抗器Ｒ５は１Ωの
値を何し、コレクタ電流ＩＣはＩＡであり、Ｒ８によっ
て消散される電力はＩＷであり、Ｔ、によって消散され
る電力もＩ Ｗである。
本発明および第２図を参照し、抵抗器ＲがＩＫΩの値を
有するなら、そして第１のトランジスタＴ１がＴ、のし
のと類似した特性を有することを仮定すると、ＶｅＥ”
Ｖｌｌなので、結果的にＩｃ、は１ ｍＡである。
有するなら、そして第１のトランジスタＴ１がＴ、のし
のと類似した特性を有することを仮定すると、ＶｅＥ”
Ｖｌｌなので、結果的にＩｃ、は１ ｍＡである。
ＶＳＳは１．ＯＶのオーダであるかもしれないので、第
３のトランジスタＴ、の電力消散は約１０ Ｖ ｘ
１ ｍＡ＝１０ ｎｉＷである。第３のトラン
ジスタＴ、に供給する電流源Ｓによって送られ’＋？１
［ＥＩｒは１０ ＩＡのオーダにあり、信号Ｃ６を供給
するＮＡＮＤゲートも数ｍＷの範囲の消費を有する。電
力消費概算のすべてはほぼ実際的な値に対応する。
３のトランジスタＴ、の電力消散は約１０ Ｖ ｘ
１ ｍＡ＝１０ ｎｉＷである。第３のトラン
ジスタＴ、に供給する電流源Ｓによって送られ’＋？１
［ＥＩｒは１０ ＩＡのオーダにあり、信号Ｃ６を供給
するＮＡＮＤゲートも数ｍＷの範囲の消費を有する。電
力消費概算のすべてはほぼ実際的な値に対応する。
上記の値で、第２図の回路の電力消費は１０ｍＷの範囲
にあり、したがってブロック１のものよりもはるかに小
さく、他方Ｒ５とＲを横切る信号の動的エクスカーショ
ンは同一である。
にあり、したがってブロック１のものよりもはるかに小
さく、他方Ｒ５とＲを横切る信号の動的エクスカーショ
ンは同一である。
既知の技術に関して使用されるコンポーネントの数の増
加は電力の節約によって完全に補償される。
加は電力の節約によって完全に補償される。
このように着想されるこの発明は多数の変更および修正
を受けることができ、すべてはこの発明の概念の範囲内
にある。特に、バイポーラ技術を使った特定の実施例が
示されているが、ＭＯ３技術の実現も可能であることは
注目するべきである。
を受けることができ、すべてはこの発明の概念の範囲内
にある。特に、バイポーラ技術を使った特定の実施例が
示されているが、ＭＯ３技術の実現も可能であることは
注目するべきである。
トランジスタは等価のスイッチング手段によってさらに
置換することができる。
置換することができる。
さらに、第２図の電流検知回路はＴ１のような制御され
たトランジスタを含むいかなる素子にも適応することが
でき、そのコレクタ電流は高いダイナミクスおよび低い
消散で制御されるべきであり、第１図で示される調整さ
れた電源に制限されない。
たトランジスタを含むいかなる素子にも適応することが
でき、そのコレクタ電流は高いダイナミクスおよび低い
消散で制御されるべきであり、第１図で示される調整さ
れた電源に制限されない。
参照記号が後ろに付いているクレームに述べられている
技術的特徴において、これらの参照記号は請求項の明瞭
さを増大させるためにのみ含まれており、したがってこ
のような参照記号は、−例としてこのような参照記号に
よって識別される各エレメントの範囲に制限的影響を有
するものではない。
技術的特徴において、これらの参照記号は請求項の明瞭
さを増大させるためにのみ含まれており、したがってこ
のような参照記号は、−例としてこのような参照記号に
よって識別される各エレメントの範囲に制限的影響を有
するものではない。
第１図はスイッチングトランジスタと検知抵抗器を含む
先行技術の、２！１１整された電源のブロック図である
。 第２図は第１図のスイッチングトランジスタと検知抵抗
器を置換するこの発明に従ったスイッチング回路の一般
的図である。 第３図は第２図のスイッチング回路によって発生された
いくつかの電気的信号の波形図である。 第４図は第２図の回路に送られる制御信号Ｃ８を発生す
る反転および遅延ブロックの実施例の図である。 第５図は信号ＣとＣＲのタイミング図である。 図においてＥＡはエラー増幅器、ｖｏは調整された電圧
、ＥＳはエラー信号、ＶＲＥＦ は基準電圧、ＣＰは比
較器、ＲＡは鋸歯状信号、Ｔ、はスイッチングトランジ
スタ、Ｒ８は検知抵抗器、Ｃはスイッチング信号、Ｃ５
は制御信号、Ｖｃｃは第２の電源電圧線、ＶＳＳは第１
の電源電圧線、！０はコレクタ電流、Ｚ、はインピーダ
ンス、Ｄはダイオード、Ｔ１は第１のトランジスタ、Ｔ
２は第２のトランジスタ、Ｔ、は第３のトランジスタ、
Ｖ［ｌＥはベース・エミッタ電圧降下、４は遅延手段、
５はＮＡＮＤゲート、Ｔ、：１は遅延時間である。
先行技術の、２！１１整された電源のブロック図である
。 第２図は第１図のスイッチングトランジスタと検知抵抗
器を置換するこの発明に従ったスイッチング回路の一般
的図である。 第３図は第２図のスイッチング回路によって発生された
いくつかの電気的信号の波形図である。 第４図は第２図の回路に送られる制御信号Ｃ８を発生す
る反転および遅延ブロックの実施例の図である。 第５図は信号ＣとＣＲのタイミング図である。 図においてＥＡはエラー増幅器、ｖｏは調整された電圧
、ＥＳはエラー信号、ＶＲＥＦ は基準電圧、ＣＰは比
較器、ＲＡは鋸歯状信号、Ｔ、はスイッチングトランジ
スタ、Ｒ８は検知抵抗器、Ｃはスイッチング信号、Ｃ５
は制御信号、Ｖｃｃは第２の電源電圧線、ＶＳＳは第１
の電源電圧線、！０はコレクタ電流、Ｚ、はインピーダ
ンス、Ｄはダイオード、Ｔ１は第１のトランジスタ、Ｔ
２は第２のトランジスタ、Ｔ、は第３のトランジスタ、
Ｖ［ｌＥはベース・エミッタ電圧降下、４は遅延手段、
５はＮＡＮＤゲート、Ｔ、：１は遅延時間である。
Claims (9)
- （１）トランジスタ電流波形を検知するための回路であ
って、第１の基準電位線（Ｖ＿Ｃ＿Ｃ）と第２の基準電
位線（Ｇ）の間に接続されるコレクタおよびエミッタ端
子と、スイッチング信号（Ｃ）を受取るベース端子とを
有するスイッチングトランジスタ（Ｔ＿１）を含み、 前記スイッチングトランジスタの前記コレクタおよびエ
ミッタ端子に入力が接続される変換する差動増幅器回路
（Ｔ＿３、Ｄ）において、前記スイッチングトランジス
タ（Ｔ＿１）のエミッタ、コレクタ電圧（Ｖ＿Ｃ＿Ｅ）
に比例する変換する電圧（Ｖ＿Ｒ）を発生し、前記変換
する差動増幅器回路の出力と前記第２の基準電位線（Ｇ
）の間に配置される検知抵抗器（Ｒ）に送られ、前記ス
イッチングトランジスタのコレクタ電流（Ｉ＿Ｃ）に比
例する検知電流（Ｉ＿Ｃ＿３）を発生することを特徴と
する、回路。 - （２）前記変換する差動増幅器回路はコレクタ端子が第
３の基準電位線（Ｖ＿Ｓ＿Ｓ）に接続され、エミッタ端
子は前記検知抵抗器（Ｒ）に接続され、ベース端子はス
イッチエレメント（Ｔ＿２）に接続される変換するトラ
ンジスタ（Ｔ＿３）を含み、前記変換する差動増幅器回
路は前記変換するトランジスタの前記ベースターミナル
と前記スイッチングトランジスタ（Ｔ＿１）の前記コレ
クタ端子の間に接続されるダイオード（Ｄ）をさらに含
むことを特徴とする、請求項１に記載の回路。 - （３）前記スイッチエレメントはコレクタ端子が前記変
換するトランジスタ（Ｔ＿１）の前記ベース端子に接続
され、エミッタ端子は前記第２の基準電位線（Ｇ）に接
続され、ベース端子は前記スイッチング信号（Ｒ）と反
対の制御信号（Ｃ＿Ｒ）を受取る制御トランジスタ（Ｔ
＿２）であることを特徴とする、請求項２に記載の回路
。 - （４）前記制御信号（Ｃ＿Ｒ）は前記スイッチング信号
（Ｃ）の前縁に関して遅延される立下がり端縁を有 することを特徴とする、請求項３に記 載の回路。 - （５）遅延手段（４）が前記スイッチング信号（Ｃ）を
受取り遅延信号（Ｔ＿ａ）を発生させ、ＮＡＮＤゲート
（５）が前記スイッチング信号を受取る第１の入力を有
し、第２の入力が前記遅延信号を受取り出力が前記制御
信号（Ｃ＿Ｒ）を発生させることを特徴とする、請求項
３に記載の回路。 - （６）前記遅延手段（４）は前記スイッチングトランジ
スタ（Ｔ＿１）の反応時間に対応する遅延時間（Ｔ＿ａ
）を規定することを特徴とする、請求項５に記載の回路
。 - （７）前記第３の基準電位線（Ｖ＿Ｓ＿Ｓ）と前記変換
するトランジスタ（Ｔ＿３）の前記ベース端子の間に接
続される電流源（Ｓ）を特徴とする、請求項２に記載の
回路。 - （８）前記スイッチングトランジスタ（Ｔ＿１）はパワ
ートランジスタであることを特徴とする、請求項１に記
載の回路。 - （９）前記第２の基準電位線（Ｇ）は接地であることを
特徴とする、請求項１に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8821955A IT1226938B (it) | 1988-09-15 | 1988-09-15 | Circuito per il rilevamento della forma d'onda della corrente in un transistor |
| IT21955A/88 | 1988-09-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02154159A true JPH02154159A (ja) | 1990-06-13 |
Family
ID=11189361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1239757A Pending JPH02154159A (ja) | 1988-09-15 | 1989-09-14 | トランジスタ電流波形を検知するための回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4929883A (ja) |
| EP (1) | EP0359171B1 (ja) |
| JP (1) | JPH02154159A (ja) |
| DE (1) | DE68926138T2 (ja) |
| IT (1) | IT1226938B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247240A (en) * | 1990-07-25 | 1993-09-21 | Power Trends | Miniaturized switching power supply with circuit for unidirectional suppression of leading spike |
| US5164659A (en) * | 1991-08-29 | 1992-11-17 | Warren Schultz | Switching circuit |
| JP3337079B2 (ja) * | 1991-11-26 | 2002-10-21 | ローム株式会社 | 電源回路 |
| US5319303A (en) * | 1992-02-12 | 1994-06-07 | Sony/Tektronix Corporation | Current source circuit |
| JP3523718B2 (ja) * | 1995-02-06 | 2004-04-26 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5760571A (en) * | 1995-08-16 | 1998-06-02 | Signal Restoration Technologies I Limited Partnership | Power supply damping circuit and method |
| FR2767589B1 (fr) * | 1997-08-21 | 2000-07-21 | Sgs Thomson Microelectronics | Dispositif de surveillance de tension d'alimentation de type "reset" |
| JPH11224131A (ja) * | 1998-02-04 | 1999-08-17 | Seiko Instruments Inc | ボルテージ・レギュレータ |
| US8238127B1 (en) * | 2007-10-31 | 2012-08-07 | Sadwick Laurence P | Method and apparatus for supplying and switching power |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL177858C (nl) * | 1976-03-31 | 1985-12-02 | Philips Nv | Schakeling voor het leveren van een vooraf bepaalde stroom aan een belasting. |
| US4072890A (en) * | 1976-10-18 | 1978-02-07 | Honeywell Inc. | Voltage regulator |
| US4107596A (en) * | 1976-10-21 | 1978-08-15 | The Singer Company | Efficient bidirectional power converter for portable data gathering apparatus |
| US4291357A (en) * | 1979-12-27 | 1981-09-22 | International Business Machines Corp. | Short circuit protection circuit |
| US4339707A (en) * | 1980-12-24 | 1982-07-13 | Honeywell Inc. | Band gap voltage regulator |
| JPS61105927A (ja) * | 1984-10-30 | 1986-05-24 | Fuji Electric Co Ltd | スイツチング回路 |
| JPH0690656B2 (ja) * | 1985-01-24 | 1994-11-14 | ソニー株式会社 | 基準電圧の形成回路 |
| FR2588431B1 (fr) * | 1985-10-08 | 1987-11-20 | Radiotechnique | Circuit regulateur de tension |
-
1988
- 1988-09-15 IT IT8821955A patent/IT1226938B/it active
-
1989
- 1989-09-11 EP EP89116763A patent/EP0359171B1/en not_active Expired - Lifetime
- 1989-09-11 DE DE68926138T patent/DE68926138T2/de not_active Expired - Fee Related
- 1989-09-13 US US07/406,500 patent/US4929883A/en not_active Expired - Lifetime
- 1989-09-14 JP JP1239757A patent/JPH02154159A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| IT1226938B (it) | 1991-02-22 |
| EP0359171A2 (en) | 1990-03-21 |
| EP0359171B1 (en) | 1996-04-03 |
| US4929883A (en) | 1990-05-29 |
| DE68926138T2 (de) | 1996-12-12 |
| DE68926138D1 (de) | 1996-05-09 |
| EP0359171A3 (en) | 1991-08-07 |
| IT8821955A0 (it) | 1988-09-15 |
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