JPH06120784A - ウインドウコンパレータ - Google Patents
ウインドウコンパレータInfo
- Publication number
- JPH06120784A JPH06120784A JP4270073A JP27007392A JPH06120784A JP H06120784 A JPH06120784 A JP H06120784A JP 4270073 A JP4270073 A JP 4270073A JP 27007392 A JP27007392 A JP 27007392A JP H06120784 A JPH06120784 A JP H06120784A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- resistor
- resistors
- band width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】ウインドウコンパレータの不感帯幅のヒステリ
シス特性を不感帯の上端および下端で正確に等しくする
ことにある。 【構成】オペアンプ４，基準電圧源ＶR および抵抗Ｒ３
〜Ｒ６から成る電圧設定回路３と、その出力Ｐ１，Ｐ２
を各々一方の入力とし且つ他方に入力電圧を供給する比
較部５，６と、これら比較部５，６の出力を２入力とす
るアンド回路７と、スイッチトランジスタＱ１，抵抗Ｒ
１およびＲ２，電圧源ＶZ ，バッファ２から成る不感帯
幅コントロール回路１とを有する。しかも、ＡＮＤ回路
７の出力は、コンパレータ出力ＶＯになるとともに、ス
イッチトランジスタＱ１のベースに帰還される。
シス特性を不感帯の上端および下端で正確に等しくする
ことにある。 【構成】オペアンプ４，基準電圧源ＶR および抵抗Ｒ３
〜Ｒ６から成る電圧設定回路３と、その出力Ｐ１，Ｐ２
を各々一方の入力とし且つ他方に入力電圧を供給する比
較部５，６と、これら比較部５，６の出力を２入力とす
るアンド回路７と、スイッチトランジスタＱ１，抵抗Ｒ
１およびＲ２，電圧源ＶZ ，バッファ２から成る不感帯
幅コントロール回路１とを有する。しかも、ＡＮＤ回路
７の出力は、コンパレータ出力ＶＯになるとともに、ス
イッチトランジスタＱ１のベースに帰還される。
Description
【０００１】
【産業上の利用分野】本発明はウインドウコンパレータ
に関し、特にヒステリシス特性をもつ不感帯幅設定を可
能とするウインドウコンパレータに関する。
に関し、特にヒステリシス特性をもつ不感帯幅設定を可
能とするウインドウコンパレータに関する。
【０００２】
【従来の技術】従来、かかるウインドウコンパレータ
は、複数のカレントミラー回路や不感帯幅コントロール
回路および電圧設定回路と比較部により構成される。
は、複数のカレントミラー回路や不感帯幅コントロール
回路および電圧設定回路と比較部により構成される。
【０００３】図２は従来の一例を示すウインドウコンパ
レータの回路図である。図２に示すように、従来のウイ
ンドウコンパレータは、不感帯幅コントロール回路１
と、電圧設定回路３ａと、第１および第２のカレントミ
ラー回路８および９と、電圧設定回路３ａの出力および
入力電圧ＶＩをそれぞれ比較する比較部５および６と、
これら比較部５，６の出力の論理積をとることによりコ
ンパレータ出力とするＡＮＤ回路７とを有し、ＡＮＤ回
路７の出力を不感帯幅コントロール回路１へ帰還してい
る。かかるウインドウコンパレータにおいて、不感帯幅
コントロール回路１は不感帯幅コントロール電源ＶＺ
と、抵抗Ｒ１，Ｒ２と、スイッチトランジスタＱ１と、
バッファ２とを有する。また、第一のカレントミラー回
路８はＰＮＰトランジスタＱ３，Ｑ４と、抵抗Ｒ８，Ｒ
９とを有し、第二のカレントミラー回路９はＮＰＮトラ
ンジスタＱ５〜Ｑ７と、抵抗Ｒ１２〜Ｒ１４とを有す
る。更に、電圧設定回路３ａは抵抗Ｒ７，Ｒ１０，Ｒ１
１と、基準電源ＶR と、電源ＶCCとＰＮＰトランジスタ
Ｑ２とから構成され、接続点Ｐ３，Ｐ４を出力とする。
これら接続点Ｐ３，Ｐ４における２出力は比較部５，６
の各々の入力端子の一方に接続され、入力電圧ＶＩと比
較される。これら比較部５，６の出力はＡＮＤ回路７に
供給され、その出力ＶＯはスイッチトランジスタＱ１の
ベースに帰還される。
レータの回路図である。図２に示すように、従来のウイ
ンドウコンパレータは、不感帯幅コントロール回路１
と、電圧設定回路３ａと、第１および第２のカレントミ
ラー回路８および９と、電圧設定回路３ａの出力および
入力電圧ＶＩをそれぞれ比較する比較部５および６と、
これら比較部５，６の出力の論理積をとることによりコ
ンパレータ出力とするＡＮＤ回路７とを有し、ＡＮＤ回
路７の出力を不感帯幅コントロール回路１へ帰還してい
る。かかるウインドウコンパレータにおいて、不感帯幅
コントロール回路１は不感帯幅コントロール電源ＶＺ
と、抵抗Ｒ１，Ｒ２と、スイッチトランジスタＱ１と、
バッファ２とを有する。また、第一のカレントミラー回
路８はＰＮＰトランジスタＱ３，Ｑ４と、抵抗Ｒ８，Ｒ
９とを有し、第二のカレントミラー回路９はＮＰＮトラ
ンジスタＱ５〜Ｑ７と、抵抗Ｒ１２〜Ｒ１４とを有す
る。更に、電圧設定回路３ａは抵抗Ｒ７，Ｒ１０，Ｒ１
１と、基準電源ＶR と、電源ＶCCとＰＮＰトランジスタ
Ｑ２とから構成され、接続点Ｐ３，Ｐ４を出力とする。
これら接続点Ｐ３，Ｐ４における２出力は比較部５，６
の各々の入力端子の一方に接続され、入力電圧ＶＩと比
較される。これら比較部５，６の出力はＡＮＤ回路７に
供給され、その出力ＶＯはスイッチトランジスタＱ１の
ベースに帰還される。
【０００４】まず、入力電圧ＶＩが不感帯の外にあると
き、出力ＶＯはＬｏｗである。このため、スイッチトラ
ンジスタＱ１がオフになり、電圧設定回路３ａを形成す
るトランジスタＱ２のベースには、不感帯幅コントロー
ル電源Ｖ２が印加される。このとき、接続点Ｐ３の電圧
ＶP3は、次の（１）式で表わされる。
き、出力ＶＯはＬｏｗである。このため、スイッチトラ
ンジスタＱ１がオフになり、電圧設定回路３ａを形成す
るトランジスタＱ２のベースには、不感帯幅コントロー
ル電源Ｖ２が印加される。このとき、接続点Ｐ３の電圧
ＶP3は、次の（１）式で表わされる。
【０００５】
【０００６】但し、ＶCCは電源電圧、ＶBE2 はトランジ
スタＱ２のベース・エミッタ間電圧である。同様に、接
続点Ｐ４の電圧ＶP4は、次の（２）式で表わされる。
スタＱ２のベース・エミッタ間電圧である。同様に、接
続点Ｐ４の電圧ＶP4は、次の（２）式で表わされる。
【０００７】
【０００８】さらに、抵抗Ｒ１０＝Ｒ１１として不感帯
幅ＶD を求めれば、次の（３）式
幅ＶD を求めれば、次の（３）式
【０００９】
【００１０】となる。よって、このときのウインドウコ
ンパレータは基準電圧ＶR を中心とした（２Ｒ１０／Ｒ
７）×（ＶCC−ＶBE2 −ＶZ ）の不感帯をもつ。
ンパレータは基準電圧ＶR を中心とした（２Ｒ１０／Ｒ
７）×（ＶCC−ＶBE2 −ＶZ ）の不感帯をもつ。
【００１１】次に、入力電圧ＶＩが不感帯の内側に変化
したとき、出力ＶＯはＨｉｇｈである。このため、スイ
ッチトランジスタＱ１がオンになり、トランジスタＱ２
のベースには、 （ＶZ −Ｖsat ）×｛Ｒ２／（Ｒ１＋Ｒ２）｝＋Ｖsat ≒ＶZ ×｛Ｒ２／（Ｒ １＋Ｒ２）｝ の電圧が印加される。但し、Ｖsat はトランジスタＱ１
の飽和電圧であり、十分小さいものとして無視する。
したとき、出力ＶＯはＨｉｇｈである。このため、スイ
ッチトランジスタＱ１がオンになり、トランジスタＱ２
のベースには、 （ＶZ −Ｖsat ）×｛Ｒ２／（Ｒ１＋Ｒ２）｝＋Ｖsat ≒ＶZ ×｛Ｒ２／（Ｒ １＋Ｒ２）｝ の電圧が印加される。但し、Ｖsat はトランジスタＱ１
の飽和電圧であり、十分小さいものとして無視する。
【００１２】従って、このときの不感帯幅ＶD を前述し
た（３）式と同様に計算すると、次の（４）式
た（３）式と同様に計算すると、次の（４）式
【００１３】
【００１４】となる。これを（３）式の不感帯幅と比較
すると、次の（５）式に示すように、
すると、次の（５）式に示すように、
【００１５】
【００１６】だけ広がる。この広がりΔＶがヒステリシ
ス特性を表わす。
ス特性を表わす。
【００１７】要するに、従来のウインドウコンパレータ
はヒステリシス特性をもって構成される。
はヒステリシス特性をもって構成される。
【００１８】
【発明が解決しようとする課題】上述した従来のウイン
ドウコンパレータは、第１のカレントミラー回路と、第
２のカレントミラー回路の非対称性により、抵抗Ｒ１０
とＲ１１を流れる電流の大きさに差が生じる。このた
め、不感帯の上端（Ｐ３の電圧）と、下端（Ｐ４の電
圧）とでのヒステリシス分が等しくならない。
ドウコンパレータは、第１のカレントミラー回路と、第
２のカレントミラー回路の非対称性により、抵抗Ｒ１０
とＲ１１を流れる電流の大きさに差が生じる。このた
め、不感帯の上端（Ｐ３の電圧）と、下端（Ｐ４の電
圧）とでのヒステリシス分が等しくならない。
【００１９】例えば、抵抗Ｒ１０，Ｒ１１を流れる電流
が抵抗Ｒ７と流れる電流Ｉ1 の各々ｋ2 倍，ｋ3 倍とし
て計算すると、接続点Ｐ３の電圧のヒステリシス分ΔＶ
P3は、次の（６）式で表わされる。
が抵抗Ｒ７と流れる電流Ｉ1 の各々ｋ2 倍，ｋ3 倍とし
て計算すると、接続点Ｐ３の電圧のヒステリシス分ΔＶ
P3は、次の（６）式で表わされる。
【００２０】
【００２１】同様に、接続点Ｐ４の電圧のヒステリシス
分ΔＶP4は、次の（７）式で表わされる。
分ΔＶP4は、次の（７）式で表わされる。
【００２２】
【００２３】このように、従来のウインドウコンパレー
タは、不感帯の上端と下端とでヒステリシス分が異なる
という欠点がある。
タは、不感帯の上端と下端とでヒステリシス分が異なる
という欠点がある。
【００２４】本発明の目的は、かかる不感帯の上端およ
び下端でのヒステリシス分を等しくすることのできるウ
インドウコンパレータを提供することにある。
び下端でのヒステリシス分を等しくすることのできるウ
インドウコンパレータを提供することにある。
【００２５】
【課題を解決するための手段】本発明のウインドウコン
パレータは、スイッチトランジスタと第１，第２の抵抗
および不感帯幅コントロール電圧源を備えた不感帯幅コ
ントロール回路と、一端を前記不感帯幅コントロール回
路に接続した第３の抵抗と前記第３の抵抗の他端に接続
される第４の抵抗と前記第４の抵抗の他端を反転入力に
接続し且つ非反転入力に基準電圧を供給されるオペアン
プと前記オペアンプの反転入力および出力間に接続され
且つそれぞれ前記第４の抵抗，前記第３の抵抗に等しい
抵抗値を有する第５および第６の抵抗を備えた電圧設定
回路と、前記第３および第４の抵抗の接続点と前記第５
および第６の抵抗の接続点の電位をリファレンスとして
入力電圧と比較する２つの比較部と、前記第２つの比較
部の出力を２入力とするアンド回路とを有し、前記アン
ド回路の出力をコンパレータ出力とするとともに前記ア
ンド回路の出力により前記不感帯幅コントロール回路の
前記スイッチトランジスタを制御して構成される。
パレータは、スイッチトランジスタと第１，第２の抵抗
および不感帯幅コントロール電圧源を備えた不感帯幅コ
ントロール回路と、一端を前記不感帯幅コントロール回
路に接続した第３の抵抗と前記第３の抵抗の他端に接続
される第４の抵抗と前記第４の抵抗の他端を反転入力に
接続し且つ非反転入力に基準電圧を供給されるオペアン
プと前記オペアンプの反転入力および出力間に接続され
且つそれぞれ前記第４の抵抗，前記第３の抵抗に等しい
抵抗値を有する第５および第６の抵抗を備えた電圧設定
回路と、前記第３および第４の抵抗の接続点と前記第５
および第６の抵抗の接続点の電位をリファレンスとして
入力電圧と比較する２つの比較部と、前記第２つの比較
部の出力を２入力とするアンド回路とを有し、前記アン
ド回路の出力をコンパレータ出力とするとともに前記ア
ンド回路の出力により前記不感帯幅コントロール回路の
前記スイッチトランジスタを制御して構成される。
【００２６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例を示すウインドウコ
ンパレータの回路図である。図１に示すように、本実施
例では前述した図２の従来例と比較して、不感帯幅コン
トロール回路１と、比較部５，６と、ＡＮＤ回路７とが
同一であり、カレントミラー回路８，９を省略するとと
もに、電圧設定回路１を改良している。その電圧設定回
路３は、不感帯コントロール回路１のバッファ２出力に
接続した抵抗Ｒ３と、この抵抗Ｒ３の他端に接続される
抵抗Ｒ４と、この抵抗Ｒ４の他端を反転入力に接続し且
つ非反転入力に基準電圧ＶR を供給されるオペアンプ４
と、この反転入力および出力間に接続され且つそれぞれ
抵抗Ｒ４，Ｒ３に等しい抵抗値を有する抵抗Ｒ５および
Ｒ６とを備えている。
説明する。図１は本発明の一実施例を示すウインドウコ
ンパレータの回路図である。図１に示すように、本実施
例では前述した図２の従来例と比較して、不感帯幅コン
トロール回路１と、比較部５，６と、ＡＮＤ回路７とが
同一であり、カレントミラー回路８，９を省略するとと
もに、電圧設定回路１を改良している。その電圧設定回
路３は、不感帯コントロール回路１のバッファ２出力に
接続した抵抗Ｒ３と、この抵抗Ｒ３の他端に接続される
抵抗Ｒ４と、この抵抗Ｒ４の他端を反転入力に接続し且
つ非反転入力に基準電圧ＶR を供給されるオペアンプ４
と、この反転入力および出力間に接続され且つそれぞれ
抵抗Ｒ４，Ｒ３に等しい抵抗値を有する抵抗Ｒ５および
Ｒ６とを備えている。
【００２７】このオペアンプ４の非反転入力に基準電圧
ＶR が接続され、反転入力には、抵抗Ｒ１，Ｒ２とスイ
ッチトランジスタＱ１と不感帯幅コントロール電圧ＶZ
とバッファ２から成る不感帯幅コントロール回路１の出
力が抵抗Ｒ３，Ｒ４を介して接続されている。一方、こ
のオペアンプ４の反転入力には、さらに抵抗Ｒ５，Ｒ６
を介してオペアンプ４の出力端が接続されている。これ
らの抵抗Ｒ３〜Ｒ６は前述したように、Ｒ４とＲ５、Ｒ
３とＲ６の抵抗値が各々等しく設定される。
ＶR が接続され、反転入力には、抵抗Ｒ１，Ｒ２とスイ
ッチトランジスタＱ１と不感帯幅コントロール電圧ＶZ
とバッファ２から成る不感帯幅コントロール回路１の出
力が抵抗Ｒ３，Ｒ４を介して接続されている。一方、こ
のオペアンプ４の反転入力には、さらに抵抗Ｒ５，Ｒ６
を介してオペアンプ４の出力端が接続されている。これ
らの抵抗Ｒ３〜Ｒ６は前述したように、Ｒ４とＲ５、Ｒ
３とＲ６の抵抗値が各々等しく設定される。
【００２８】このように、抵抗分割する接続点Ｐ１とＰ
２の各電圧ＶP1とＶP2とが比較部５，６の各々の入力端
子の一方に伝えられ、他方の入力端子に供給される共通
の入力信号ＶＩと比較される。これら比較部５，６の出
力はＡＮＤ回路７に入力され、その出力ＶＯはコンパレ
ータ出力になるとともに、不感帯幅コントロール回路１
のスイッチトランジスタＱ１のベースに帰還される。
２の各電圧ＶP1とＶP2とが比較部５，６の各々の入力端
子の一方に伝えられ、他方の入力端子に供給される共通
の入力信号ＶＩと比較される。これら比較部５，６の出
力はＡＮＤ回路７に入力され、その出力ＶＯはコンパレ
ータ出力になるとともに、不感帯幅コントロール回路１
のスイッチトランジスタＱ１のベースに帰還される。
【００２９】かかるウインドウコンパレータにおいて、
まず入力ＶＩが不感帯の外にあるとき、出力ＶＯはＬｏ
ｗである。このため、スイッチトランジスタのＱ１がオ
フし、バッファ２には不感帯幅コントロール電圧Ｖ２が
供給される。このとき、接続点Ｐ１の電圧ＶP1は、次の
（８）式で表わされる。
まず入力ＶＩが不感帯の外にあるとき、出力ＶＯはＬｏ
ｗである。このため、スイッチトランジスタのＱ１がオ
フし、バッファ２には不感帯幅コントロール電圧Ｖ２が
供給される。このとき、接続点Ｐ１の電圧ＶP1は、次の
（８）式で表わされる。
【００３０】
【００３１】また、接続点Ｐ２の電圧ＶP2は、次の
（９）式で表わされる。但し、Ｒ３＝Ｒ６，Ｒ４＝Ｒ５
としている。
（９）式で表わされる。但し、Ｒ３＝Ｒ６，Ｒ４＝Ｒ５
としている。
【００３２】
【００３３】これらの電圧により、不感帯幅ＶD を求め
ると、次の（１０）式となる。
ると、次の（１０）式となる。
【００３４】
【００３５】よってこのときのウインドウコンパレータ
は基準電圧ＶR を中心とした｛２Ｒ４／（Ｒ３＋Ｒ４｝
（ＶR −ＶZ ）の不感帯をもつことになる。
は基準電圧ＶR を中心とした｛２Ｒ４／（Ｒ３＋Ｒ４｝
（ＶR −ＶZ ）の不感帯をもつことになる。
【００３６】次に、入力ＶＩが不感帯の内側に変化した
とき、出力ＶＯはＨｉｇｈであり、スイッチトランジス
タＱ１がオンする。このためバッファ２には、 （ＶZ −Ｖsat ）×｛Ｒ２／（Ｒ１＋Ｒ２）｝＋Ｖsat ≒｛Ｒ２／（Ｒ１＋Ｒ ２）｝×ＶZ が印加される。従って、このときの不感帯幅ＶD を計算
すると、次の（１１）式
とき、出力ＶＯはＨｉｇｈであり、スイッチトランジス
タＱ１がオンする。このためバッファ２には、 （ＶZ −Ｖsat ）×｛Ｒ２／（Ｒ１＋Ｒ２）｝＋Ｖsat ≒｛Ｒ２／（Ｒ１＋Ｒ ２）｝×ＶZ が印加される。従って、このときの不感帯幅ＶD を計算
すると、次の（１１）式
【００３７】
【００３８】となる。この（１１）式で表わされる不感
帯幅を（１０）式の不感帯幅と比較すると、次の（１
２）式で表わされる電圧ΔＶ
帯幅を（１０）式の不感帯幅と比較すると、次の（１
２）式で表わされる電圧ΔＶ
【００３９】
【００４０】だけが広がる。つまり、ヒステリシス特性
をもつことになる。
をもつことになる。
【００４１】また、不感帯の上端（Ｐ１の電圧）と、下
端（Ｐ２の電圧）とでのヒステリシス分は、両者とも次
の（１３）式のように、
端（Ｐ２の電圧）とでのヒステリシス分は、両者とも次
の（１３）式のように、
【００４２】
【００４３】で等しくなる。
【００４４】
【発明の効果】以上説明したように、本発明のウインド
ウコンパレータは、基準電圧をオペアンプを介して与え
ることにより、オペアンプの反転入力に流れ込む電流を
無視することができるため、抵抗Ｒ４，Ｒ５を流れる電
流値を等しくでき、不感帯の上端および下端のヒステリ
シス分を正確に等しくできるという効果がある。
ウコンパレータは、基準電圧をオペアンプを介して与え
ることにより、オペアンプの反転入力に流れ込む電流を
無視することができるため、抵抗Ｒ４，Ｒ５を流れる電
流値を等しくでき、不感帯の上端および下端のヒステリ
シス分を正確に等しくできるという効果がある。
【図１】本発明の一実施例を示すウインドウコンパレー
タの回路図である。
タの回路図である。
【図２】従来の一例を示すウインドウコンパレータの回
路図である。
路図である。
１ 不感帯幅コントロール回路 ２ バッファ ３ 電圧設定回路 ４ オペアンプ ５，６ 比較部 ７ ＡＮＤ回路 Ｒ１〜Ｒ６ 抵抗 Ｑ１ スイッチトランジスタ ＶZ 不感帯幅コントロール電源 ＶR 基準電源 ＶＩ 入力電圧 ＶＯ 出力電圧
Claims (2)
- 【請求項１】 スイッチトランジスタと第１，第２の抵
抗および不感帯幅コントロール電圧源を備えた不感帯幅
コントロール回路と、一端を前記不感帯幅コントロール
回路に接続した第３の抵抗と前記第３の抵抗の他端に接
続される第４の抵抗と前記第４の抵抗の他端を反転入力
に接続し且つ非反転入力に基準電圧を供給されるオペア
ンプと前記オペアンプの反転入力および出力間に接続さ
れ且つそれぞれ前記第４の抵抗，前記第３の抵抗に等し
い抵抗値を有する第５および第６の抵抗を備えた電圧設
定回路と、前記第３および第４の抵抗の接続点と前記第
５および第６の抵抗の接続点の電位をリファレンスとし
て入力電圧と比較する２つの比較部と、前記第２つの比
較部の出力を２入力とするアンド回路とを有し、前記ア
ンド回路の出力をコンパレータ出力とするとともに前記
アンド回路の出力により前記不感帯幅コントロール回路
の前記スイッチトランジスタを制御することを特徴とす
るウインドウコンパレータ。 - 【請求項２】 前記電圧設定回路は、１つの基準電圧源
を用いる請求項１記載のウインドウコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270073A JP2870323B2 (ja) | 1992-10-08 | 1992-10-08 | ウインドウコンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270073A JP2870323B2 (ja) | 1992-10-08 | 1992-10-08 | ウインドウコンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120784A true JPH06120784A (ja) | 1994-04-28 |
| JP2870323B2 JP2870323B2 (ja) | 1999-03-17 |
Family
ID=17481151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270073A Expired - Lifetime JP2870323B2 (ja) | 1992-10-08 | 1992-10-08 | ウインドウコンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870323B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2629105A2 (en) | 2012-02-14 | 2013-08-21 | EM Microelectronic-Marin SA | Method for performing a tri-state comparison of two input signals and window comparator circuit |
| CN104348451A (zh) * | 2013-09-29 | 2015-02-11 | 深圳市伟创电气有限公司 | 迟滞性窗口比较器电路 |
| CN107027224A (zh) * | 2017-06-09 | 2017-08-08 | 厦门奇力微电子有限公司 | 一种led调光电路和led驱动电路 |
-
1992
- 1992-10-08 JP JP4270073A patent/JP2870323B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2629105A2 (en) | 2012-02-14 | 2013-08-21 | EM Microelectronic-Marin SA | Method for performing a tri-state comparison of two input signals and window comparator circuit |
| CN104348451A (zh) * | 2013-09-29 | 2015-02-11 | 深圳市伟创电气有限公司 | 迟滞性窗口比较器电路 |
| CN107027224A (zh) * | 2017-06-09 | 2017-08-08 | 厦门奇力微电子有限公司 | 一种led调光电路和led驱动电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2870323B2 (ja) | 1999-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3119215B2 (ja) | 差動アンプ | |
| US5831473A (en) | Reference voltage generating circuit capable of suppressing spurious voltage | |
| US4451800A (en) | Input bias adjustment circuit for amplifier | |
| JPH1124769A (ja) | 定電流回路 | |
| JPH0770935B2 (ja) | 差動電流増幅回路 | |
| JP2870323B2 (ja) | ウインドウコンパレータ | |
| JP3178716B2 (ja) | 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路 | |
| US6441645B2 (en) | Low voltage bipolar drive circuits | |
| JPH04189007A (ja) | 差動アンプ回路 | |
| JP2861868B2 (ja) | ヒステリシス付きコンパレータ | |
| JPH08139531A (ja) | 差動アンプ | |
| JP3736077B2 (ja) | 電圧比較回路 | |
| JP2900688B2 (ja) | リミッタ回路 | |
| JP2853485B2 (ja) | 電圧電流変換回路 | |
| JPH05108182A (ja) | 電流ミラー回路 | |
| JP2980783B2 (ja) | 電流検出回路及びそれを用いた定電圧電源回路 | |
| JP3016152B2 (ja) | クリップ回路 | |
| JP2914011B2 (ja) | 電流スイッチ回路 | |
| JPH01125109A (ja) | 利得制御回路 | |
| JPH1174767A (ja) | ヒステリシス付コンパレータ | |
| JPS5916311B2 (ja) | 比較回路 | |
| JPH07336161A (ja) | 差動増幅器 | |
| JPH01162407A (ja) | 電圧・電流変換回路 | |
| JPS63275217A (ja) | ヒステリシスコンパレ−タ回路 | |
| JPH08115137A (ja) | 電流源回路、ｉｃ回路及びセンサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981201 |