JP2646769B2 - 出力回路 - Google Patents
出力回路Info
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- JP2646769B2 JP2646769B2 JP1305404A JP30540489A JP2646769B2 JP 2646769 B2 JP2646769 B2 JP 2646769B2 JP 1305404 A JP1305404 A JP 1305404A JP 30540489 A JP30540489 A JP 30540489A JP 2646769 B2 JP2646769 B2 JP 2646769B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、電子回路の出力回路に関するものである。
従来の技術 従来の出力回路を第３図，第４図に示す。第３図およ
び第４図において、14は出力端子、15は電源端子、21,2
2,41はNPNトランジスタ、23,24,42はPNPトランジスタ、
25,26,43,44は電流源、27,28,29,30,45,46,47,48は抵
抗、31,49は負荷である。
び第４図において、14は出力端子、15は電源端子、21,2
2,41はNPNトランジスタ、23,24,42はPNPトランジスタ、
25,26,43,44は電流源、27,28,29,30,45,46,47,48は抵
抗、31,49は負荷である。
次に第５図を用いて、回路動作を説明する。第５図ａ
は電流源26の波形、ｂはトランジスタ24のコレクタ電流
波形、ｃは電流源25の波形、ｄはトランジスタ22のコレ
クタ電流波形である。ｂおよびｄの波形の鈍りは、出力
トランジスタ22,24の飽和によるもので、負荷に流れる
電流ILを第３図の向きにとると、ｅのように波形で出力
される。
は電流源26の波形、ｂはトランジスタ24のコレクタ電流
波形、ｃは電流源25の波形、ｄはトランジスタ22のコレ
クタ電流波形である。ｂおよびｄの波形の鈍りは、出力
トランジスタ22,24の飽和によるもので、負荷に流れる
電流ILを第３図の向きにとると、ｅのように波形で出力
される。
発明が解決しようとする課題 第５図で示したように、出力トランジスタが飽和する
ことによって出力トランジスタのコレクタ電流波形は蓄
積効果により遅延を生じ、また出力波形が鈍ることで波
形再現性が低下してしまう欠点がある。
ことによって出力トランジスタのコレクタ電流波形は蓄
積効果により遅延を生じ、また出力波形が鈍ることで波
形再現性が低下してしまう欠点がある。
本発明の目的は、蓄積効果による遅延を少なくして、
出力波形の再現性の良い出力回路を提供することにあ
る。
出力波形の再現性の良い出力回路を提供することにあ
る。
課題を解決するための手段 本発明の出力回路とは、エミッタ回路を接地した第１
の電流ミラー回路（1,2）の出力電流を出力する第１のN
PNトランジスタ（２）と、エミッタ回路を電源端子に接
続した第２の電流ミラー回路（4,5）の出力電流を収力
する第１のPNPトランジスタ（５）と、前記第１のPNPト
ランジスタのコレクタと前記第１のNPNトランジスタの
コレクタとの接続点に接続された出力端子（14）と、前
記出力端子にエミッタを接続しベースが高い電位にバイ
アスされたコレクタ接地の第２のPNPトランジスタ
（６）と、前記出力端子にエミッタを接続しベースが低
い電位にバイアスされたコレクタ接地の第２のNPNトラ
ンジスタ（３）とを具備し、前記第1,第２の電流ミラー
回路を互いに逆相の入力電流で動作させることを特徴と
するものである。
の電流ミラー回路（1,2）の出力電流を出力する第１のN
PNトランジスタ（２）と、エミッタ回路を電源端子に接
続した第２の電流ミラー回路（4,5）の出力電流を収力
する第１のPNPトランジスタ（５）と、前記第１のPNPト
ランジスタのコレクタと前記第１のNPNトランジスタの
コレクタとの接続点に接続された出力端子（14）と、前
記出力端子にエミッタを接続しベースが高い電位にバイ
アスされたコレクタ接地の第２のPNPトランジスタ
（６）と、前記出力端子にエミッタを接続しベースが低
い電位にバイアスされたコレクタ接地の第２のNPNトラ
ンジスタ（３）とを具備し、前記第1,第２の電流ミラー
回路を互いに逆相の入力電流で動作させることを特徴と
するものである。
作用 本発明の出力回路によれば、互いに逆位相の入力電流
が入力される第1,第２の電流ミラー回路を用いて、第１
の電流ミラー回路（1,2）のエミッタ回路を接地し、第
２の電流ミラー回路（4,5）のエミッタ回路を電源端子
に接続して、ベースが高い電位にバイアスされた第２の
NPNトランジスタ３、または、ベースが低い電位にバイ
アスされた第２のPNPトランジスタ６の動作によって出
力端子14の電位をそれらのエミッタ電位にクランプし
て、非飽和状態で動作させることにより、出力波形の遅
延および鈍りが生じないようにできる。
が入力される第1,第２の電流ミラー回路を用いて、第１
の電流ミラー回路（1,2）のエミッタ回路を接地し、第
２の電流ミラー回路（4,5）のエミッタ回路を電源端子
に接続して、ベースが高い電位にバイアスされた第２の
NPNトランジスタ３、または、ベースが低い電位にバイ
アスされた第２のPNPトランジスタ６の動作によって出
力端子14の電位をそれらのエミッタ電位にクランプし
て、非飽和状態で動作させることにより、出力波形の遅
延および鈍りが生じないようにできる。
実施例 本発明の出力回路の実施例を第１図に示す。
この回路は、電流ミラー回路を成すNPNトランジスタ
1,2と、電流ミラー回路を成すPNPトランジスタ4,5と、
これらの電流ミラー回路の出力トランジスタ2,5のコレ
クタ共通接続点に接続された出力端子14と、ベースが高
い電位VHにバイアスされたコレクタ接地のPNPトランジ
スタ６と、ベースが低い電位VLにバイアスされたコレク
タ接地のNPNトランジスタ３と、互いに逆位相の電流を
発生する電流源7,8と、抵抗９〜12とで構成され、負荷1
3は出力端子14に接続され、電源電圧は電源端子15に供
給される。出力トランジスタ２および５のベース電圧を
それぞれVB2,VB5とし、コレクタ電圧をそれぞれVC2,VC5
とすると、前記出力トランジスタ2,5を非飽和状態で動
作させるためには、VB2≦VC2およびVB5≧VC5でなければ
ならない。
1,2と、電流ミラー回路を成すPNPトランジスタ4,5と、
これらの電流ミラー回路の出力トランジスタ2,5のコレ
クタ共通接続点に接続された出力端子14と、ベースが高
い電位VHにバイアスされたコレクタ接地のPNPトランジ
スタ６と、ベースが低い電位VLにバイアスされたコレク
タ接地のNPNトランジスタ３と、互いに逆位相の電流を
発生する電流源7,8と、抵抗９〜12とで構成され、負荷1
3は出力端子14に接続され、電源電圧は電源端子15に供
給される。出力トランジスタ２および５のベース電圧を
それぞれVB2,VB5とし、コレクタ電圧をそれぞれVC2,VC5
とすると、前記出力トランジスタ2,5を非飽和状態で動
作させるためには、VB2≦VC2およびVB5≧VC5でなければ
ならない。
トランジスタ３および６のベース・エミッタ間電圧を
それぞれVBE3,VBE6とすると、トランジスタ３のベース
に、VL≧VB2＋VBE3となる任意の電圧VLを与えると、エ
ミッタ電位は、VL−VB3よりは低くならないので、VC2≧
VB2の条件を満たす。また、トランジスタ６のベース
に、VH≦VB5−VBE6となる任意の電圧VHを与えると、エ
ミッタ電位は、VH−VBE6よりは高くならないので、VC5
≧VB5の条件を満たし、出力トランジスタを非飽和状態
で動作させることができる。第２図に、動作波形を示
す。ａは第１図の電流源８の波形、ｂは出力トランジス
タ５のコレクタ電流波形、ｃは電流源７の波形、ｄは出
力トランジスタ２のコレクタ電流波形を示し、負荷に流
れる電流を第１図の向きにとった時の出力電流波形をｅ
に示す。
それぞれVBE3,VBE6とすると、トランジスタ３のベース
に、VL≧VB2＋VBE3となる任意の電圧VLを与えると、エ
ミッタ電位は、VL−VB3よりは低くならないので、VC2≧
VB2の条件を満たす。また、トランジスタ６のベース
に、VH≦VB5−VBE6となる任意の電圧VHを与えると、エ
ミッタ電位は、VH−VBE6よりは高くならないので、VC5
≧VB5の条件を満たし、出力トランジスタを非飽和状態
で動作させることができる。第２図に、動作波形を示
す。ａは第１図の電流源８の波形、ｂは出力トランジス
タ５のコレクタ電流波形、ｃは電流源７の波形、ｄは出
力トランジスタ２のコレクタ電流波形を示し、負荷に流
れる電流を第１図の向きにとった時の出力電流波形をｅ
に示す。
発明の効果 本発明の出力回路は、接地側の第１の電流ミラー回路
の出力トランジスタおよび、電源側の第２の電流ミラー
回路の出力トランジスタの飽和を防止して出力波形の遅
延を少なくし、大振幅の出力波形の再現性を高めること
ができる。
の出力トランジスタおよび、電源側の第２の電流ミラー
回路の出力トランジスタの飽和を防止して出力波形の遅
延を少なくし、大振幅の出力波形の再現性を高めること
ができる。
第１図は本発明の出力回路の一実施例を示した回路図、
第２図は本発明の出力回路の動作波形図、第３図，第４
図は従来の出力回路図、第５図は従来の出力回路の動作
波形図である。 1,2,3……NPNトランジスタ、4,5,6……PNPトランジス
タ、7,8……電流源、9,10,11,12……抵抗、13……負
荷、14……出力端子、15……電源端子。
第２図は本発明の出力回路の動作波形図、第３図，第４
図は従来の出力回路図、第５図は従来の出力回路の動作
波形図である。 1,2,3……NPNトランジスタ、4,5,6……PNPトランジス
タ、7,8……電流源、9,10,11,12……抵抗、13……負
荷、14……出力端子、15……電源端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 衣笠 教英 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭60−148207（ＪＰ，Ａ)
Claims (1)
- 【請求項１】エミッタ回路を接地した第１の電流ミラー
回路の出力電流を出力する第１のNPNトランジスタと、 エミッタ回路を電源端子に接続した第２の電流ミラー回
路の出力電流を出力する第１のPNPトランジスタと、 前記第１のPNPトランジスタのコレクタと前記第１のNPN
トランジスタのコレクタとの接続点に接続された出力端
子と、 前記出力端子にエミッタを接続しベースが高い電位にバ
イアスされたコレクタ接地の第２のPNPトランジスタ
と、 前記出力端子にエミッタを接続しベースが低い電位にバ
イアスされたコレクタ接地の第２のNPNトランジスタと
を具備し、 前記第1,第２の電流ミラー回路を互いに逆相の入力電流
で動作させることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305404A JP2646769B2 (ja) | 1989-11-24 | 1989-11-24 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305404A JP2646769B2 (ja) | 1989-11-24 | 1989-11-24 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165623A JPH03165623A (ja) | 1991-07-17 |
| JP2646769B2 true JP2646769B2 (ja) | 1997-08-27 |
Family
ID=17944723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1305404A Expired - Fee Related JP2646769B2 (ja) | 1989-11-24 | 1989-11-24 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646769B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148207A (ja) * | 1984-01-12 | 1985-08-05 | Hitachi Cable Ltd | クランプ回路付差動増幅回路 |
-
1989
- 1989-11-24 JP JP1305404A patent/JP2646769B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03165623A (ja) | 1991-07-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |