JPH0315381B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は供給電力、ロツト毎のプロセスの差
異、温度等の変動によつて生ずるチツプ毎の回路
の速度差を最小化もしくは除去する如く、論理回
路もしくは配列体回路中の電力を変動させるため
の回路に関する。

この事は供給電力、ロツト毎のプロセスの変
化、温度等に感応するチツプ上で発生された信号
を基準信号と比較する事によつて達成される。こ
の比較によつてオン・チツプ回路に供給される電
力（電流もしくは電圧）を変化させるのに使用さ
れる誤差信号が形成される。回路電力を変化させ
る事によつて、回路の速度は一定速度を保持する
のに必要とされる如く増大もしくは減少される。
さらに、基準信号及びオン・チツプ発生信号間の
時間関係がモニタされて、チツプのゲート遅延
（もしくは速度）能力を表わす表示が与えられる
（これについては米国特許出願第150762号を参照
されたい）。

他の関連米国特許出願は第098439号、第150762
号、である（同様にJ.A.Dorler、J.M.Mosley
and S.D.Weitzel著“Delay Regulation ａ
Performance Concept”Proceedings of the
IEEE International Conference on Circuits
and Computers、ICCC80、Volume ２ of ２、
edited by N.B.Guy Rabbat、October １−３、
1980、Ryetown Hilton Inn、Portchester、
New York、IEEE Catalog No.80CH1511−５
Library of Congress Catalog Card No.79−
90696なる刊行物を参照されたい）。

本発明の背景及び従来技法 回路設計の現在の方法は１つの特定の電力レベ
ルで動作する論理回路及び配列回路を形成する事
にある。特定の電力レベルもしくは特定の電流レ
ベルを論理ゲート内に保持するために使用される
従来の回路には多くの原理が存在する。特定の電
流スイツチ技法は温度、供給電力及びロツト毎の
プロセスが変化する間に論理ゲート内の電流レベ
ル変化を最小化するための追加の回路をチツプ上
に有する。第１図は現在の設計慣行による代表的
な論理速度電力曲線を示す。即ちこの場合或る電
力レベルを指定してこの電力レベルを保持しそし
て結果の回路速度（ゲート遅延）を受容するやり
方を示している。設計上の問題は種々の条件の下
にパフオーマンスの変化を最小化しようとする点
にある。第１図のゲート遅延対電力曲線は任意の
方向に移動し得、傾斜をも変化させ得る。同時に
電力調節回路はそれ自体の外乱を有する。これ等
は論理ゲート速度の広い分布を生ずる。

第２図は好ましい設計技法を説明するためのゲ
ート遅延対電力曲線を示す（米国特許出願第
150762号を参照）。論理ゲートの速度もしくは遅
延が選択されて、回路内の電力がこの速度を達成
する様に調節される。これはチツプ上論理もしく
は配列体回路の過度的パフオーマンス特性に対し
て感応するオン・チツプ回路を設計する事によつ
て達成される。この特定回路（遅延調節回路）は
システムの幅広い周期的基本信号もしくはクロツ
クと比較されるべきチツプ・パフオーマンス（速
度対電力特性）を示す信号を発生する。比較はパ
フオーマンスを制御するオン・チツプ上の論理回
路及び／もしくは配列体回路の電力を制御する信
号を形成する。（即ち、或る固定ゲート遅延に対
するゲート遅延対電力曲線上の点）。この基準信
号をシステム中のチツプのすべてに接続する事に
よつて、チツプのすべては同一相対パフオーマン
ス、即ちゲート遅延もしくは速度を有する様にな
る。これは基準信号及びオン・チツプ信号間の連
続的比較であるので、電力、温度変化、チツプ−
チツプ・プロセス変動等の多くの変数の影響を受
けるパフオーマンスを最小にしもしくは除去する
ことができる。

米国特許及び刊行物を参照して従来の多数の集
積回路の分野中の原理及び従来技法が以下簡単に
論ぜられる。

先ず米国特許第RE29619号を参照されたい。こ
の特許はデイジタル−アナログ変換器を開示して
おり、その出力回路は電流発生器として配列され
たスイツチング・トランジスタの組より成る。ス
イツチング・トランジスタを通して電流はスイツ
チング・トランジスタの１つと整合し、該スイツ
チング・トランジスタと同一電圧供給線によつて
付勢される供給電圧の調節回路によつて一定値が
保持される。供給電圧調節回路は基準トランジス
タのコレクタ電流を感知し、供給電圧を調節して
コレクタ電流を一定に保持する演算増幅器を含
む。この供給電源の自動調節は同様にスイツチン
グ・トランジスタを流れる電流を保持する。

次に米国特許第3602799号を参照するに、この
特許は高速アナログ−デイジタル変換器の如き他
の装置中の正確な基準電圧を発生するための超安
定高速定DC電流源を開示している。連続的一定
負荷電流は２つの電流路間を選択的にスイツチさ
れる。電流路の一方はこれにまたがつて上記基準
電圧が発生される出力負荷より成る。差動増幅器
構成を含む高速デイジタル制御駆動回路は選択的
に２つのホツト・キヤリア・ダイオードの一方を
流れる定電流の流れを制御する。これ等のダイオ
ードはダーリントン・トランジスタ構成を含み、
外部的に印加される入力基準電圧及び温度補償抵
抗器にまたがる上記負荷電流の流れによつて発生
される誤差信号によつて制御されるフイードバツ
ク・ループをなす演算増幅器より成る定電流源か
らの電流の電子スイツチとして働く。

次に米国特許第3743850号を参照するに、この
特許では、モノリシツク集積回路のためのDCバ
イアス電流は基準電位の点を確立するために第１
及び第２の直列接続ダイオードを流れる単一の調
節電流基準源から得られる。この調節電流源と参
照される電流源トランジスタの或るものは第１の
ダイオードを横切つて接続されるベース・エミツ
タ接合を有し、これ等の電流源トランジスタのエ
ミツタ電流は集められて、調節された電流源から
の電流に加えられ、第２のダイオードを通して供
給される。この第２のダイオードはこれを流れる
より大きな調節された電流と共に、これ等の電流
源トランジスタのエミツタ領域の高い比の面積ス
ケーリングを使用する必要はなく追加の電流を参
照するのに使用され得る。

米国特許第3754181号を参照するに、この特許
のアブストラクトは次の如く記載されている。

「多重トランジスタはモノリシツク集積定電流
源中の電池電圧の変動に対する感度を減少させる
ため、制御トランジスタが増幅器によつて置換さ
れる。電流源トランジスタのベース電流の和の１
部分のみが増幅器の入力に印加される。同様に、
電流源トランジスタの数は制御トランジスタが使
用される時の様には電流利得因子によつては制限
されない。」 次に米国特許第3758791号を参照するに、この
特許は１つのトランジスタが基準素子として働
き、他方が入力素子として働く１対のトランジス
タ、上記トランジスタの夫々のコレクタ間に、ダ
イオードの極性が互いに対向する様に接続された
１対の抵抗素子及びダイオードより成り、トラン
ジスタのエミツタ電流が予定値を保持する様に自
動的に調節され、電流スイツチ回路の出力電圧の
DCレベルがトランジスタの温度変化に対して一
定に保持され得る電流スイツチ回路を開示してい
る。

米国特許第3778646号を参照するに、この特許
はこれを通して電力源が論理回路に接続された少
なく共１つの接地されたエミツタ・トランジスタ
より成る電流モード型半導体論理回路を開示して
いる。論理回路の出力はフイードバツク回路を通
して接地エミツタ・トランジスタにフイードバツ
クされる。この結果、論理回路の出力における変
動は論理回路の負荷が変動した場合でも最小に制
御される。

米国特許第3794861号を参照するに、この特許
には低温度感度及び低電圧感度を有する電流源回
路に特に適した基準電圧発生器回路を開示してい
る。この回路は低電圧感度及び比較的高温度感度
を有する基準電圧回路より成り、低い全感度を生
ずるために補償された温度感度をフイードバツク
する追加のフイードバツク回路を有する。基準発
生器の温度感度は温度感度成分をフイードバツク
する如くフイードバツク回路中の抵抗を適切に選
択する如く、選択的に制御され、実質的に消失さ
れ得るベース−エミツタ・ダイオードの電圧降下
の温度の感度に主に依存している。フイードバツ
ク信号は異なる大きさの電流を流す２つのトラン
ジスタ中のベース−エミツタ電圧降下の差に依存
し、基本的基準発生器感度の消去を効果的に可能
ならしめる様に同様に増幅される。

米国特許第3803471号を参照するに、この特許
は外部電流等化装置を必要とせず、その順方向電
流転送比がコレクタ電流中の増大と共に急激に減
少し、そのベース駆動が電力トランジスタから流
れ去る電流をシヤントしこれによつて電力をオ
ン、オフにスイツチするため可変幅パルスによつ
てオンに転ぜられる複数の並列クランピング・ト
ランジスタを有する定電流スイツチング・レギユ
レータによつて供給される電力スイツチ配列体を
有するパルス幅変調制御を開示している。レギユ
レータの出力はその順方向降下がベース電力の分
担を促進し、及び多くのトランジスタの故障を防
止するダイオードによつて各電力トランジスタの
ベースに結合されている。

米国特許第3808468号を参照するに、この特許
は共通の電力源から得られる予め帯電された比較
的高いゲート電圧及び比較的低いドレイン電圧を
有するブートストラツプFET駆動増幅器を開示
している。ゲート電圧はオン・チツプFET、自
由発振マルチバイブレータ及び上記電力源からの
電力を受取る電圧回路によつて導入される循環パ
ルスから誘導される。循環パルスのパルス幅はオ
ン・チツプFETのトランスコンダクタンスの反
比例関数として且つオンチツプFETの閾値電圧
の正比例関数として変化する。パルス幅は電圧増
倍回路中の電圧ブースタ・コンデンサの帯電時間
を制御し、これによつて、増圧された電圧の振幅
がパルス幅の正比例関数となる。増幅された電圧
はブートストラツプFET駆動増幅器のゲートに
印加される。

米国特許第3978473号を参照するに、この特許
は４つのスイツチング・トランジスタ及び関連す
るスイツチ制御バツフア回路を備えるICスイツ
チ・モジユールより成るデイジタル−アナログ変
換器を開示している。これ等のスイツチ・トラン
ジスタのエミツタ面積が２値的に重みづけられて
等しい電流密度を与えている。同様にIC基板は
第５のトランジスタで形成され、スイツチ・トラ
ンジスタを流れる定電流を保持するために必要に
応じて供給電圧を調節するための基準トランジス
タとしての働きをしている。高ビツト分解能を有
するデイジタル−アナログ変換器を構成するため
に、この様な多数の長方形（quad）のスイツ
チ・モジユールがスイツチ・トランジスタを流れ
る電流レベルをセツトするためにガラス基板上に
２進的に重み付けられた抵抗器を与える薄膜抵抗
器モジユールを含む例えば印刷回路カード組立体
中に組合される。

米国特許第4004164号を参照するに、この特許
は基板の電圧源の変動を補償するためにその中に
付着された電界効果トランジスタ（FET）を有
する半導体チツプ上で使用される電流源を与える
回路を開示している。アナログ型回路は半導体チ
ツプ上に単独である時、もしくはデイジタル型論
理回路と組合される時は通常チツプの基板に印加
されるバイアス電圧の影響を受ける。入力電圧の
変化によつてもアナログ型回路からの均一出力応
答を得るためには、オフ・チツプの正確な電圧源
の使用を必要とする。この様な高価な電圧源は除
去され得、通常可変（±15％）の供給源がアナロ
グ回路によつて使用されるチツプ上の安定な基準
電圧レベルを与えるために他の回路と組合された
オン・チツプ補償電流源を与える事によつて使用
され得る。

この補償回路は１つのより高い電圧源及び基板
電圧間に直列に接続された２つのデブレツシヨン
型の電界効果トランジスタ（FET）より成り、
高い電圧源に接続されたFETはそのゲートが２
つのFET間の共通節点に接続されており、飽和
状態にあり、低電圧源に接続されたものはそのゲ
ートが大地電圧に接続され、その線形領域で導通
している。１つのエンハンスメント型のトランジ
スタが存在し、そのゲートは上記２つのデプレツ
シヨンFETの共通節点に接続され、そのソース
は基板電圧源の負側に接続されている。パラメー
タの適切な選択によつて、この回路は他のアナロ
グ回路に対する補償電流源を与えるために基板供
給電圧の変化と反比例して変化する電流を流す。
代表的回路は差動増幅電流制御及び組合せ回路の
ための安定化された電圧基準の場合について説明
されている。

米国特許第4029974号を参照するに、上記特許
は予定の重みパターン、たとえば２進重みパター
ンにしたがつて異なる電流レベルを流すように配
列された複数個の電流源トランジスタで形成され
た方のデイジタル−アナログ変換器を開示してい
る。この変換器においては、複数個の同一寸法の
電流源トランジスタが異なるレベルの電流を流
し、したがつて温度ドリフトを受けてベース−エ
ミツタ電圧が異なる時は異なる電流密度で動作し
ている。重み付けられた正確なレベルの電流を与
える安定なエミツタ電圧が相次ぐ電流源トランジ
スタと１つの電流源間の抵抗器によつて発生さ
れ、ベース間抵抗器にまたがつて、相次ぐ電流源
トランジスタのベース−エミツタ電圧間の差に対
応する絶対温度に正比例して変化する電圧が発生
される。

絶対温度と共に線形に変化する電流を発生する
ための装置は異なるベース−エミツタ電圧を発生
させるために異なる電流密度で同一電流を流す様
に第１及び第２のトランジスタ並びに温度と共に
線形に変化するベース−エミツタ電圧の差に対応
する電流を発生するためベース−エミツタ電圧の
差に対応するエミツタ抵抗器の如き装置で形成さ
れる。

米国特許第4100431号を参照するに、この特許
は１つの集積回路の集積注入論理（I²L）部と１
つの集積回路の線形部とを相互接続するためのイ
ンターフエース回路を開示している。この回路は
論理情報及びI²L回路からのI²L電流レベル基準を
線形回路中に存在する比較的大きな電圧レベルで
線形回路に転送する。１つの実施例は１つのトラ
ンジスタ、２つのダイオード及び１つの抵抗器を
含むカスケード配列体を使用する。他の実施例は
唯１つのトランジスタの機能を遂行する夫々順方
向及び逆方向モードで動作する１対のトランジス
タの整合特性を使用する。

米国特許第4145621号を参照するに、この特許
はスイツチング・トランジスタが飽和しない様に
スイツチング・トランジスタの論理ゲート組合せ
に接続された電流ミラー配列体の形の定電流源を
含むトランジスタ論理回路を開示している。

米国特許第4160934号を参照するに、絶縁ゲー
ト電界トランジスタ（IGFET）スイツチによつ
て駆動される半導体発光ダイオード（LED）中
の電流は上記スイツチ並びに安定化抵抗器及び
LEDの直列接続間に存在する節点における電圧
を安定化する比較器型のフイードバツク回路網を
含む電流制御回路によつて安定化されている。

米国特許第4172992号を参照するに、この特許
では１対のトランジスタが差動ベース−エミツタ
電圧を発生する如く異なる電流密度で動作されて
いる。この電圧はこの電位によつて調節される電
流を流すネガテイブ・フイードバツク安定回路中
の基準として使用される。この回路は同様に複数
個の追加の電流源及びこれに接続されたシンク中
を流れる電流を調節する。

米国特許第3737477号を参照するに、この特許
は基本的なI²L構造及び回路を開示している。

さらに次のIBM Technical Disclosure
Bulletin Publicationsを参照されたい。

(1) “Current Source Generator”G.Keller他、
Vol.12、No.11、April1970、page 2031； (2) “Precision Integrated Current Source”
Ａ Cabiedes他、Vol.13、No.６、November
1970、page1699； (3) “Voltage Reference Buffer”J.A.Dorler
他、Vol.14、No.７、December1971、
page2095； (4) “Adjustable Underfrequency−
Overfrequency Limiting Circuit”W.B.
Nunnery、Vol.15、No.６、November1972、
pages 1927−９； (5) “Reference Voltage Generator and OFF
−Chip Driver For Current Switch Circuit”
A.Brunin、Vol.21、No.１、June1978、
pages219−20；and (6) “Gated Current Source”J.W.Spencer、
Jr.、Vol.21、No.７、December1978、
pages2719−20 更に次の文献も参照されたい。

(1) “Integrated Injection Logic Shaping Up
As Strong Bipolar Challenge to MOS”、
Electronic Design ６、March 15、1974、
pages28 and 30 (2) “I²L Puts It All Together For 10−bit
Ａ−Ｄ Converter Chip”Paul Brokaw、
Electronics、April13、1978、pages99−105 (3) “Delay Regulation Ａ Performance
Concept”、E.Berndlmaier、J.A.Dorler、J.M.
Mosley、S.D.Weitzel、Proceedings of the
IEEE International Conference on Circuits
and Computers、ICCC80、Volume ２ of
２、N.B.Guy Rabbat編集、October １−３、
1980、Rye Town Hilton Inn、Portchester、
New York、IEEE Catalog No.80CH1511−
５、Library of Congress Catalog Card No.
79−90696 米国特許出願第150762号に開示された発明は１
乃至それ以上の集積回路チツプを含む電子システ
ムとして要約される。上記１乃至それ以上の集積
回路チツプの各々は複数個の相互接続された論理
及び／もしくは配列体回路をその上に有し、該論
理及び／もしくは配列体回路の各々はゲート遅延
対電力曲線を有し、上記システムは上記１乃至そ
れ以上のチツプの各々上の上記論理回路の各々に
対する電力を調節する電力制御装置によつて特徴
付けられ、これによつて上記１乃至それ以上の集
積回路チツプの各々の上の上記相互接続された論
理回路のゲート遅延は実質的に互いに等しくされ
ている。

米国特許第150762号において開示された発明は
Ｎ個の相互接続された集積回路チツプを含むシス
テムとして要約され得る。ここでＮは正の整数で
あり、上記Ｎ個の相互接続された集積回路チツプ
の各々は遅延調節装置及び少なく共第１、第２及
び第３の相互接続論理回路を含み、上記チツプの
各々上の上記論理回路は相対的に一意的な速度／
電力特性を有し、さらに周期的クロツク・パルス
源を含み、上記Ｎ個の相互接続された回路チツプ
の各々の上記遅延調節装置は上記周期クロツク・
パルスを受取る様に適合されており、上記遅延装
置の各々は上記周期クロツク・パルスの上記周期
性及びチツプの論理回路の上記速度／電力特性に
関連する電気的表示を発生するアクテイブ回路及
び上記Ｎ個の相互接続される集積回路チツプの
各々上の接続装置を含み、上記Ｎ個の相互接続集
積回路チツプの各々の上記接続装置はチツプ上の
遅延調節装置によつて発生された電気的表示を同
一チツプ上の上記論理回路に伝え、これによつて
上記チツプ上の上記論理回路に与えられる電力は
変化し得るが、上記論理回路の上記速度が互いに
実質的に等しくされている。

米国特許出願第150762号に開示された発明では
上記遅延調節装置の各々は位相ロツク・ループよ
り成立つている。

本明細書で開示される発明は米国特許出願第
150762号に開示された発明の改良である。この改
良はチツプのゲート遅延（即ち速度）の定量化さ
れた電気的電気表示を与えるため位相ロツク・ル
ープ回路と協同する回路を与えるものと考えるこ
とができる。本発明の実施例はその速度に従つて
チツプをカテゴリーに容易に分類する事を可能と
する。

第１図はすべての論理回路フアミリーが示す代
表的論理ゲート遅延対電力曲線を示す。現在の慣
行では特定電力レベルで１つの論理ゲートを動作
させる事になつている。この事は論理ゲート回路
中に設定されている特定の電力レベルもしくは電
流設定値を保持する様に設計された回路について
の多くの文献によつて明らかである。特定の電力
もしくは電流設定値を保持するための試みにはい
くつかの問題が存在する。第１の問題は半導体装
置の製造に関連する。半導体製造の正規の過程中
にはプロセスに対して小さな撹乱が存在する。こ
れ等の小さな変動は第１図に示された速度電力曲
線の位置に影響を与える。曲線が変化するので、
ゲート遅延も変化する。第２の問題は論理回路中
において特定の電力もしくは電流レベルを保持す
る様に設計された支持回路にある。この等の回路
は同様にプロセスの変動を受けやすく、同時にシ
ステム中にあつては供給電力の変化及び温度変化
を受けやすい。この結果、その電力は精度に調節
されているがゲートの遅延が著しく変化するもの
となる。

第２図は本発明に従う方法である。ゲート遅延
は調節されていて、他方論理ゲートの電力は変化
が許容されており、プロセス、温度もしくは供給
電力によつて速度電力曲線が変化する時、ゲート
遅延が一定に保持され、他方電力が変化する様に
されている。

第３図はシステム・レベルにおける本発明の具
体例を図示したものである。システムはチツプ１
乃至Ｎとして示された如く、Ｎ個のチツプより成
る。各チツプ上にはチツプ上の残りの論理ゲート
を制御する遅延調節回路４が存在する。この実施
例においては、電流スイツチ技法である第１０図
に示された論理ゲートを使用する。信号VCSは
電流源の電圧を制御する事によつて電力を制御す
るのに使用される。第３図に示されたクロツク信
号はＮ個のチツプの各々の遅延調節回路に進む。
このクロツク信号は遅延調節回路に対する速度即
ちタイミング情報を含む。この遅延調節回路はこ
のクロツク信号を受取り、これをオン・チツプ速
度感知回路と比較し、次いでチツプ上の論理ゲー
ト内の電力を調節し、クロツクが指示する如く、
同一速度が得られる様にする。この様にしてチツ
プ毎の速度が同一であり、他方チツプ毎の電力が
変化する。システムのチツプのすべては同一速度
の論理ゲートを有するので、システム設計者は特
定のゲート経路中における遅いチツプ及び速いチ
ツプを意識して設計する必要がなくなる。すべて
のチツプは同一ゲート遅延を有する。クロツク信
号はシステム・クロツク信号である事が好まし
い。しかしながら、遅延調節回路に印加されるク
ロツク信号はシステム・クロツク以外であり得
る。

第４図は本発明に従う、遅延調節及びAC測定
の一実施例を示す。遅延調節回路は、位相（φ）
比較回路、低域通過フイルタ、バツフア、VCO
及びレベル・シフト回路より成る。位相比較回路
はオフ・チツプ・クロツク信号をシフトされた
VCO信号と比較する。出力Ｕ及びは入力クロ
ツク信号及びシフトされたVCO信号の位相差に
正比例するパルス幅を有する信号を形成する。こ
のパルス幅感知信号は入力クロツク周波数と同一
の周波数を有する。信号Ｕ及びはこの信号から
搬送波入力クロツク周波数を除去する低域通過フ
イルタに進む。出力VCS′は低域通過フイルタへ
のパルス幅入力に比例するDC電圧である。
VCS′信号はバツフア回路に進む。これは低域通
過フイルタ信号VCS′に対する高入力インピーダ
ンスを有する。バツフア回路は１の利得を有する
増幅器である。同様にバツフアVCS信号を他の
ゲート及びVCO回路に誘導するための低い出力
インピーダンスを有する。VCS信号はチツプ上
の論理ゲート中の電力を制御する。この特定の実
施例においては（第１０図参照）、信号VCSは論
理ゲートの電流源中の電流を制御する。VCSを
増大する事は回路中の電力を増大し、他方VCS
を減少させる事は回路中の電力を減少する。電圧
制御発振器（VCO）は入力VCS信号に比例する
信号RLFを発生する。VCO回路はチツプの残り
の部分上の論理ゲートと同一の速度電力感度を有
さなければならない。従つてVCS信号が論理ゲ
ート上のゲート遅延を変更する時、同時にVCO
の周波数を変化する。出力信号RLFは周波数論
理信号である。出力VRはそのまわりにRLF信号
が変化する論理閾値である。これ等の２つの信号
はレベル・シフト回路に進み、レベル・シフト回
路は入力クロツクと同一の論理レベルを有し、信
号RLFと同一周波数の出力信号であるシフトさ
れたVCO信号を生ずる。位相比較、低域通過フ
イルタ、バツフア、VCO及びレベル・シフト回
路より成るこの配列体は位相ロツク・ループを形
成する事は明らかである。この位相ロツク・ルー
プ技法を使用する事により、VCOは入力クロツ
ク信号にロツクする傾向を有する。この位相ロツ
ク・ループ動作はクロツクにロツクするVCOの
能力内でプロセスの変化、温度変化及び供給電力
変化を拒否する傾向を有する。VCOがロツクさ
れると、チツプ上の残りの論理ゲートはゲート遅
延が入力クロツク周波数信号によつて制御される
様になる如く電力が変化されている。現在システ
ム・レベルにありすべてのチツプに進む入力クロ
ツク信号は論理ゲートの消費電力もしくはチツプ
の温度もしくはチツプの製造中に生じるロツト毎
の変化に拘らず、各個々のチツプ上のゲート遅延
を制御する事は明らかである。

位相比較回路は同様に発生された信号Ｕ及び
と関連して使用される時にVCO信号がクロツク
されたかどうかを表示する信号Ｂ、Ｃ、及びＤ
を発生する。このクロツク表示器はチツプがクロ
ツクによつて表示されたACパフオーマンスを達
成し得るかどうかを決定するのに使用される。
AC測定回路は３つの信号：高速、低速及びロツ
クを形成し得る。信号「高速」はVCO周波数が
クロツク周波数より高い事を示す。信号「低速」
はVCO周波数がクロツク周波数以下である事を
示す。信号「ロツク」はVCOがクロツクにロツ
クされている事を示す。

位相比較、低位相フイルタ、バツフア、レベ
ル・シフト及びAC測定回路はチツプ自体上には
必要とされない事が明らかであろう。チツプ上に
あるべき重要な回路はチツプ上に存在する速度も
しくはゲート遅延を感知するVCO（RLF）であ
る。これ等の他の論理回路ブロツク（第５図、第
６図、第７図及び第９図）は他のチツプ上にオ
フ・チツプとして存在し得るか、離散的素子より
成り得る。しかしながらVCO（RLF）は制御され
得べき論理ゲートとして同一チツプ上に存在しな
ければならない。

第５図は本発明に従う位相比較回路及びAC測
定回路の論理図である。φ（位相）比較回路は商
業的に利用可能なパート番号である。例えば、モ
トローラ部品MC12040があげられ得る。図示さ
れた例では、論理ゲートは第１２図中の回路より
成る。この論理回路の機能は２つの入力信号、オ
フ・チツプ・システム・クロツク及びシフトされ
たVCO信号を比較し、入力信号と同一周波数及
び２つの入力信号の位相差に比例するパルス幅を
有する出力Ｕ及びにおける論理信号を発生す
る。

AC測定回路において使用される論理ゲートは
第１２図に示された回路のものより成る。この回
路の機能はVCO信号がクロツクにロツクされた
かどうか、もしくはVCO信号がクロツクよりも
速いか遅いか（非ロツク）であるかを決定する事
にある。これは、位相比較回路内の種々のタイミ
ング信号を使用してロツクもしくは非ロツク条件
が生ずるかどうかを決定する事によつて達成され
る。

第５図から信号「低速」は信号、Ｄ及びＣの
論理NORによつて発生される事は明らかである。
同様に第５図から信号「高速」は信号、Ｄ及び
Ｂの論理NORによつて発生され、信号ロツクは
信号「高速」及び「低速」の論理NORによつて
発生される事は明らかである。

第６図は低域通過フイルタの図である。入力Ｕ
及びは搬送波周波数を除去するために互いに加
算され、フイルタされる。出力VCSはDC信号で
ある。低域通過フイルタのカツトオフ周波数は
VCS上のリツプルを最小化し、同時に位相ロツ
ク・ループ内の安定性を保持する様に設計され
る。

第１１図は基準発生器である。電圧は素子
TA、TB、TC及びTDによつて発生される。素
子TEは他の回路への信号VREFを誘導するのに
使用される。この回路の基準電圧出力は第５図中
の位相比較回路のための第１２図の論理ゲートに
よる論理閾値として使用される。この基準信号
VREFは同様に第９図中におけるレベル・シフト
回路によつて使用される。この電圧は論理信号に
対する基準電圧として使用される。

第８図はVCO回路である。これは第１０図に
個々に示されたＮ個の論理ゲートのループ構造体
より成る。図でゲート１の出力はゲート２の入力
に進む等々にしてゲートＮの出力がゲート１の入
力に接続されている。この回路はＮ個の素子のゲ
ート遅延に依存する周波数で発振する。各素子の
実際のゲート遅延は信号VCSによつて制御され
る。信号VCSは各ゲートの電力を変化させる事
は明らかである。各々ゲート遅延の変化は信号
RLFの周波数の変化を生ずる。信号VCSが増大
する時RLF周波数が増大し、信号VCSが減少す
る時、RLF周波数は減少する。この回路の出力
RLFはレベル・シフト回路に進む。信号VRはこ
のループのゲートの論理基準信号である。

第９図はレベル・シフト回路である。その目的
は信号RLFの論理レベルを第４図に示されたオ
フ・チツプ・クロツク信号と両立可能である信号
に変化させる事にある。信号RLFは信号VRの上
の電圧レベル及び信号VRの下の電圧レベル間で
変化する。素子TA、TB、TC及びＤは論理ゲー
ト・スイツチ構造体を成し、素子TCを流れる電
流は入力電圧RLFに依存して素子TAもしくは素
子TBのいずれかに流れる。第１１図から誘導さ
れる信号VREFは２つの機能に使用される。第１
の機能は電流源素子TC及びＤに対する基準電流
を発生する事にある。この基準電流は素子Ｇ、
TF及びＥを使用して発生され、TF及びTC間の
接続である電流鏡構造を使用して電流源素子TC
及びＤへ運ばれる。VREFの第２の機能は出力信
号がVREFの上のダイオード電圧降下もしくは
VREFの下のダイオード電圧降下である様にダイ
オードＪ及びＨを使用して出力信号であるシフト
されたVCO信号をクランプする事にある。第９
図中の回路の動作は入力信号RLFによつて制御
される。この入力信号電圧が電圧VRの上にある
時、素子TCを流れる電流は素子TAを通して指
向される。素子Ｋを流れる電流はシフトVCO信
号に対する信号VREFの上のダイオード電圧降下
を生ずる素子Ｊに流れる。信号RLFが電圧VR以
下である時素子TCを流れる電流は素子TBを流
れて、素子Ｋを流れる電流のすべてを素子TBに
強制し、同様に信号VREFからの電流を素子Ｈを
流れる様に強制する。これによりシフトされた
VCO信号のための出力においてVREF以下のダ
イオード電圧降下である低レベル信号が発生され
る。この回路の動作は論理入力RLFの電圧基準
をVREFの基準に移動させる事にある。出力は
RLFと同一周波数で異なる論理レベルにある。

第１２図は第５図の位相比較回路中に使用され
る内部ゲートの論理回路図である。このゲートの
動作は電流スイツチ技法ゲートのものと類似して
いる。基準信号VREFは第１１図の回路によつて
発生される。出力は信号VREFの上もしくは下の
ダイオード降下に相当するレベルにクランプされ
る。第１２図の回路では唯２つの入力トランジス
タTA及びTBが示されているが、３もしくは４
つの入力論理ゲートを与えるために他の追加のト
ランジスタが同様に接続され得る。入力VREFの
上にある入力１もしくは入力２の電圧はこのトラ
ンジスタを介して電流を指向し、出力をVREF
以下のダイオード電圧降下に指向する。出力φは
VREFの下のダイオード電圧降下レベルにある。
回路の出力は第４図に示された位相ロツク・ルー
プの残りの部分を制御するための適切な電圧を与
えるためにダイオード・クランプされている。

第１０図はVCO（第８図）及び第４図に示され
た如きチツプの残り上の論理ゲートの両方に使用
され得る代表的な論理ゲートの図である。素子
TD及びＥは信号VCSによつて制御される電流源
を形成する。従つてVCSは論理ゲート内の電力、
従つてその速度を直接制御する。論理ゲートは２
入力を２つのトランジスタTA及びTBに接続す
るものとして示されているが同様にして接続され
る入力として使用されるべき追加のトランジスタ
を含み得る。出力及びφは出力を信号VRの上
もしくは下のダイオード電圧降下である様にVR
信号にダイオード・クランプされる。入力１及び
２は、入力１もしくは入力２がVRの上にある時
に素子TDからの電流がそのオンのトランジスタ
を通して流れる様に信号VRの上及び下にある。
従つて出力はVR以下のダイオード電圧降下と
なる。もし入力１もしくは２がいずれも電圧VR
の上になければ、出力はVRの上のダイオード
電圧降下となる。同様にして、もし入力１及び２
が共にVRの下にあるならば素子TDからの電流
は素子TCを通して流れる。φ信号はVR以下の
ダイオード電圧降下となる。もし入力１もしくは
２のいずれかがオンであるならば、出力φはVR
の上にあるダイオード電圧降下となる。信号VR
はこれ等の論理ゲートのすべてが同一閾値電圧を
使用する事が出来る様に第８図のVCO中の論理
ゲートを含む遅延調節回路によつて制御され得る
チツプ上のすべての論理ゲートに印加される。

第７図中の回路はバツフア回路である。これは
信号VCS′に高い入力インピーダンスを与え、出
力VCS信号に対する低出力インピーダンス駆動
を与え、この信号が第４図に示された如きすべて
の論理ゲートに対する全チツプを駆動出来る様に
されている。この回路は１の利得を有する差動増
幅器である。素子TA、TB及びＤは回路の差動
部分を形成する。素子TE、TF、Ｇ、TH、Ｊ及
びＫは節点１における信号が入力VCSに等しく
なる様に必要な信号条件を与える事にある。素子
TM及びＮは追加の出力バツフアリング及び電圧
変換を与え第４図に示された如く論理ゲートに与
えられる信号VCS及びVCO（RLF）を与える事に
ある。

第４Ａ図は第４図のデータ調節器の動作の説明
と関連してみられるべき多数の波形及びポテンシ
ヤル・レベルを示している。第４図の位相比較器
への入力は夫々波形Ｗ１（クロツク）及び波形Ｗ
２（シフトされたVCO信号）である。第４Ａ図
から明らかな如く、これ等の波形の各々はVREF
の上もしくは下のレベルを各パルス周期中に有す
る。第４Ａ図の波形Ｗ１及びＷ２から波形Ｗ１及
びＷ２の各々は同一周期もしくはパルス繰返し率
を有する事は明らかである。しかしながら、クロ
ツク波形Ｗ１は位相シフトされたVCO信号の波
形Ｗ２を生ずる。位相比較器の出力Ｕは第４Ａ図
中のＬ１によつて表わされた定常レベルである。
Ｌ１はVREFよりも大きな大きさ（レベル）を有
する事に注意されたい。さらに第４Ａ図から出力
Ｄは波形Ｗ３である事が明らかである。波形Ｗ３
は波形Ｗ１の周期に等しい周期を有する周期的パ
ルス列である。同様に波形Ｗ３中のパルスの持続
時間は波形Ｗ１及びＷ２間の位相差に等しいか、
正比例している。第４Ａ図から明らかなる如く、
信号VCS′は定常状態レベルＬ２である。信号
VCSの大きさＬ２は信号Ｕ（Ｌ１）及び（波形
Ｗ３）の平均電位並びに波形Ｗ３のパルスの持続
時間の関数である。バツフア回路（第７図）の最
初の説明から明らかな如くVCSは信号VCS′の大
きさＬ２以下である大きさＬ３を有する。

第４Ａ図を参照するに、信号VCSの大きさＬ
２は例えばVREFの大きさの上にインクレメント
Δを加えたものであり、0.8VだけDCの大きさが
シフトされた信号VCSは同様にVREF−0.8ボル
トの上にΔを加えたものである。波形Ｗ４は第４
図及び第８図の信号REFに対応する周期パルス
列を表わす。同様にVRの大きさが示されてい
る。第４Ａ図から波形Ｗ２（シフトされたVCO
信号）及び波形Ｗ４（RLF）は互いに周期及び
パルス持続時間に対応している事は明らかであ
る。第４図から明らかな如く、波形Ｗ４（RLF）
はレベル・シフタ回路（第９図）によつてシフト
され、シフトされたVCO信号、即ち第４図のレ
ベル・シフトされた回路の出力となる。

第４Ｂ図、第４Ｃ図及び第４Ｄ図は第５図の位
相比較兼AC測定回路の動作の説明と関連する多
数の波形及び電圧レベルの図である。これ等の３
つの図（第４Ｂ図、第４Ｃ図及び第４Ｄ図）はク
ロツク周波数以下及び以上のVCO周波数及びク
ロツク周波数にロツクされたVCO周波数に対す
る波形及び電位レベルを示す。

第４Ｂ図はクロツクよりも低いVCO周波数の
例に対する第５図の位相比較兼AC測定回路の動
作の説明に関連する多数の波形及び電圧レベルを
示す。第５図の位相比較器への入力は夫々波形Ｗ
５（クロツク）及びＷ６（シフトされたVCO信
号）である。第４Ｂ付から明らかな如く、波形Ｗ
５は波形Ｗ６よりも小さな周期を有し、従つて波
形Ｗ６は波形Ｗ５よりも低い周期を有する。第４
Ｂ図から信号Ｕは波形Ｗ７である事が明らかであ
る。波形Ｗ７は波形Ｗ５及びＷ６から発生される
周期パネル列である。波形Ｗ７のVREFの下から
上への遷移は波形Ｗ５のVREFの下から上への遷
移に対応する。第４Ｂ図から信号Ｂは波形Ｗ８で
あり、信号Ｃは波形Ｗ９である事が明らかであ
る。波形Ｗ８及びＷ９は波形Ｗ５及びＷ６から発
生される。波形Ｗ８及びＷ９は波形Ｗ５及びＷ６
の論理レベル及び論理レベルの変化に依存する周
期及びパルス持続時間を有する。第４Ｂ図から信
号はＬ４によつて表わされる定常レベルである
事は明らかである。信号「高速」はＬ５によつて
表わされた定常レベルであり信号「低速」は波形
Ｗ１０によつて表わされ、信号「ロツク」は波形
Ｗ１１によつて表わされる事が明らかである。
AC測定回路のはじめの説明から信号「高速」に
対応するレベルＬ５は波形Ｗ７及びＷ８及びレベ
ルＬ４の論理NORの結果である事は明らかであ
る。AC測定回路の同一の説明から信号「低速」
に対応する波形Ｗ１０は波形Ｗ９、波形Ｗ７の論
理的反転及びレベルＬ４の論理的反転の論理
NORの結果である事は明らかである。AC測定回
路の同じ説明の個所から、信号ロツクに対応する
波形Ｗ１１は波形Ｗ１０及びレベルＬ５の論理
NORの結果である事は明らかである。

第４Ｃ図はクロツクよりも速いVCO周波数の
例に対する第５図の位相比較兼AC測定回路の動
作に関連する多数の波形及び電位レベルを示す。
第５図の位相比較器に対する入力は夫々波形Ｗ１
２（クロツク）及びＷ１３（シフトされたVCO
信号）である。第４Ｃ図から明らかな如く、波形
Ｗ１２は波形Ｗ１３よりも長い周期を有し、従つ
て波形Ｗ１３は波形Ｗ１２よりも高い周波数を有
する。第４Ｃ図から明らかな如く、信号は波形
Ｗ１６である。波形Ｗ１６は波形Ｗ１２及びＷ１
３から発生された周期パルス列である。波形Ｗ１
６のVREFの下からVREFの上への遷移は波形Ｗ
１２のVREFの下から上への遷移に対応する。波
形Ｗ１６のVREFの上から下への遷移は波形Ｗ１
３のVREFの下から上への遷移に対応する。第４
Ｃ図から信号Ｂは波形Ｗ１４であり、信号Ｃは波
形Ｗ１５である事は明らかである。波形Ｗ１４及
びＷ１５は波形Ｗ１２及びＷ１３から発生され
る。波形Ｗ１４及びＷ１５は波形Ｗ１２及びＷ１
３の論理レベル及び論理レベル変化に依存する周
期及びパルス持続時間を有する。第４Ｃ図におい
て信号ＵはＬ６によつて表わされた信号定常レベ
ルである事は明らかである。第４Ｃ図から信号
「高速」はＷ１７によつて表わされる波形である
事は明らかである。同様に信号「低速」はレベル
Ｌ７によつて表わされ、信号「ロツク」は波形Ｗ
１８によつて表わされる事は明らかである。AC
測定回路の前の説明から信号「高速」に対応する
波形Ｗ１７は波形Ｗ１６及びＷ１４及びレベルＬ
６の論理NORの結果である事が明らかであろう。
AC測定回路の同一説明から信号ロツクに対応す
る波形Ｗ１８は波形Ｗ１７及びレベルＬ７の論理
NORの結果である事は明らかである。

第４Ｄ図はクロツク周波数と同一のVCO周波
数の例において、第５図のAC測定回路の動作の
説明と関連する多数の波形及び電圧レベルを示
す。第５図の位相比較器への入力は夫々波形Ｗ１
９（クロツク）及びＷ２０（シフトされたVCO
信号）である。第４Ｄ図から明らかな如く、波形
Ｗ１９は波形Ｗ２０と同一周期を有し、従つて波
形Ｗ２０は波形Ｗ１９と同一周波数を有する事は
明らかである。第４Ｄ図から同様に信号Ｕは波形
Ｗ２１である事が明らかである。波形Ｗ２１は波
形Ｗ１９及びＷ２０から発生された周期パルス列
である事は明らかであろう。波形Ｗ２１のVREF
の下からVREFの上への遷移は波形Ｗ１９の
VREFの下から上への遷移に対応する事に注意さ
れたい。波形Ｗ２１のVREFの上から下への遷移
は波形Ｗ２０のVREFの下から上への遷移に対応
する。第４Ｄ図から信号Ｂは波形Ｗ２２であり、
信号Ｃは波形Ｗ２３である事は明らかである。波
形Ｗ２２及びＷ２３は波形Ｗ１９及びＷ２０から
発生される。波形Ｗ２２及びＷ２３は波形Ｗ１９
及びＷ２０の論理レベル及び論理レベルの変化に
依存する周期及びパルス持続時間を有する。第４
Ｄ図において信号はＬ８によつて表わされる定
常レベルである事は明らかであろう。第４Ｄ図か
ら信号「高速」はＬ９によつて表わされる定常レ
ベルである事は明らかであろう。同様に第４Ｄ図
において信号「低速」はレベルＬ１０によつて表
わされ、信号ロツクはレベルＬ１１によつて表わ
される事は明らかであろう。AC測定回路の前の
説明から、信号「高速」に対応するレベルＬ９は
波形Ｗ２１及びＷ２２並びにレベルＬ８の論理
NORの結果である事が明らかであろう。AC測定
回路の同一説明から信号「低速」に対応するレベ
ルＬ１０は波形Ｗ２３、波形Ｗ２１の論理反転及
びレベルＬ８の論理反転の論理NORの結果であ
る事が明らかであろう。AC測定回路の同一説明
から信号ロツクに対応するＬ１１はレベルＬ１０
及びレベルＬ９の論理NORの結果である。

前もつて説明された如く、信号VCS（第４Ａ図
のL3）は第４図の遅延調節回路のバツフアの出
力である。この大きさ即ち出力VCSは論理回路
が動作するゲート遅延対電力特性上の点を決定す
るため本発明に従つて利用される。従つて、この
大きさは信号VCSを受取る論理回路の一定の速
度もしくはゲート遅延を決定する。

第１３図はTTL構成において使用されるVCO
回路を示す。回路VCSへの入力信号は各論理ゲ
ートの電力を制御する（第１４図）。前に説明さ
れた如く、VCO論理ゲート中の電力の変化は信
号RLF中の周波数の変化を生ずる。第４図を参
照するに、この好ましい実施例におけるTTLの
具体例は信号RLFの論理電圧レベルを変化させ
るためのレベル・シフト回路（第９図）を必要と
しない。レベル・シフト回路が必要とされないな
らば、この分野の専門家にとつて明らかなる如
く、信号RLFは（第４図を参照）φ比較回路
（第５図）への入力に対応するシフトされたVCO
信号に置換される。同様に、信号VR及びシフト
されたVCO信号はもはや必要とされないので回
路から除去される。しかしながら、もしこの技術
の分野の専門家にとつて、レベル・シフト回路が
必要とされると決定されるとこの新しいレベル・
シフト回路はφ比較回路と両立可能であるシフト
されたVCO信号を発生するために信号VRを必要
としないものである事は明らかであろう。この分
野の専門家にとつては同様にφ比較論理装置中の
TTLもしくは任意の他の論理装置は適切な遅延
調節回路（第４図）動作のために信号Ｕ及び
（第４図）が適切なソース・インピーダンス、及
び／もしくは電圧／電流レベル、及び／もしくは
温度／電力供給持続として現われる様に追加の回
路を必要とする事は明らかである。

第１４図は第１３図のVCO回路中に使用され
るTTLゲートの例である。この分野で周知の他
の構造が同様に使用され得る。バツフア回路もし
くは電力増幅器（第７図）によつて発生される信
号VCSはVCO回路（第１３図）中の論理ゲート
のすべて及びφ比較回路（第５図）を含むかもし
くは含まないチツプ（図示されない）の残り部分
上の論理ゲートに与えられる。制御信号VCSは
論理ゲート（第１４図）中の電力を変化させる。
VCSが増大する時、論理ゲートへの電力が増大
され、ゲートの遅延の減少を生ずる。同様にして
VCSが減少される時、論理ゲートへの電力が減
少され、ゲートの遅延が増大される。この分野の
専門家にとつては信号VCSの電圧レベルはこれ
以上の電圧レベルの増大がもはやゲートの遅延を
生じなくなる電圧レベルに迄増大し得るだけであ
る事は明らかであろう。

第１５図はI²L構造中に使用されるVCO回路を
示す。回路への入力信号、第１６図中の論理ゲー
トに対するVCS、第１７図中の論理ゲートに対
するVCS″は各論理ゲート中の電力を制御する。
上述の如く、VCO論理ゲートの電力の変化は信
号RLFの周波数を変化させる。VCO回路中の
TTLの使用の説明の際に上述された如く、レベ
ル・シフト回路は必要でもあり必要でもなく、シ
フトされたVCO信号及び／もしくはVRは必要で
もあり、必要でもなく、適切な遅延調節回路（第
４図）動作のための追加の回路は必要でもあり必
要でもない。

第１６図及び第１７図はI²Lゲートに対する電
力制御の２つの例を示す。第１６図は可変電圧
VCSによつて制御される素子TAを流れる電流を
示す。電圧VCCは信号VCSの電圧が減少される
時に論理ゲートへの電力が減少され、従つて論理
ゲート遅延を減少する如く固定される。同様にし
て、信号VCSの電圧が増大する時、論理ゲート
の電力が減少し、従つて論理ゲート遅延を増大す
る。この分野の専門家にとつては適切な遅延調節
回路（第４図）を得るためにφ比較回路（第５
図）によつて発生される信号Ｕ及びは論理的に
反転されなければならない。

第１７図は素子Ｂに対する電圧変化によつて制
御されるI²Lゲートを示す。素子TAのベース接
続は大地に接続され、信号VCSが変化する時に、
素子TAを流れる電流は変化する。信号VCSの電
圧が変化する時に、論理ゲートの電力が増大し、
従つて、論理ゲート遅延が減少される。同様にし
て、この特定の論理ゲートの場合、VCSはVCO
及びチツプ上の残りの論理ゲートには分配され
ず、代りに、信号VCS″はVCO及びチツプ上の
残りの論理ゲートに分配される。

第１８図はFET実施例中に使用され得るVCO
回路を示す。入力信号、VCSは各FETゲート
（第１９図）への電力を制御する。上述の如く、
VCOゲート中の電力の変化は信号RLFの周波数
変化を生ずる。同様に、FET論理ゲート（第１
９図）への電力の増大は遅延を減少し、論理ゲー
トへの電力の減少は遅延を増大させる。

本発明の好ましい実施例の上記の詳細な説明か
ら、この分野の技術の専門家にとつては、本発明
の精神及び範囲を逸脱する事なく多くの修正がな
され得る事は明らかであろう。

例えば以下の数節はこれ等の修正を要約したも
のである。

(1) 位相ロツク・ループの使用は必要でなく、周
波数ロツク・ループが使用され得る。

(2) システム・クロツクは必要とされず、別個の
クロツクが使用され得る。

(3) 反転器は〔（VCO）RLF〕ループに対して使
用され得るゲートの唯一の型である必要はな
い。

(4) 周波数比較は２個のRCフイルタ及び電圧比
較でなされ得る。

(5) チツプ上には２個以上の調節器があつてもよ
い。

(6) バツフア回路もしくは電力増幅器は１以外の
利得を有し得る。

(7) 低域通過フイルタがバツフア回路へ組込まれ
得る。

本発明の概念が次の節に要約される。

速度−電力関係を有する任意の回路はその速度
がこれへの電力を変化させる事によつて回路内で
その速度を調節し得る。

電力を変化させる装置は主に発振器（調節され
るべき回路から形成される）、基準信号発生器
（クロツク）、基準信号及び発振器信号を比較して
誤差信号を発生する装置、並びに誤差信号を適切
な制御信号に変換する装置より成るフイードバツ
ク・ループによつて達成され得る。

発振器はこの分野の専門家によつて周知のもの
で構成され得るが、説明の目的のためには
RLFVCOが使用された。基準信号はクロツク信
号として参照された。

周波数を電圧もしくは電流に変換させる比較器
はパルス幅変調、Ｄフリツプ・フロツプ、Ｄ−Ａ
変換器もしくは位相ロツク・ループであり得る。
説明の目的のためには、位相比較位相ロツク・ル
ープが使用された。

【図面の簡単な説明】

第１図は従来の条件に従う論理回路に対するゲ
ート遅延対電力曲線を示した図である。第２図は
本発明に従う代表的論理回路に対するゲート遅延
対電力曲線を示した図である。第３図は本発明に
従う遅延調節器及び相互接続された論理回路を含
む複数個の集積回路チツプのブロツク図である。
第４図は本発明に従う遅延調節器のブロツク図で
ある。第４Ａ図は第４図の遅延調節器の動作の説
明に関連する理想化された波形及び電圧レベルを
示した図である。第４Ｂ図はφ比較兼AC測定回
路（第５図）の動作の説明に関連するクロツクよ
りも低い周波数を有するシフトされたVCO信号
に対する理想化された波形及びレベルを示した図
である。第４Ｃ図はクロツクよりも高い周波数を
有するシフトされたVCO信号に対するφ比較兼
AC測定回路の動作の説明に関連する理想的波形
及びレベルを示した図である。第４Ｄ図はクロツ
クと同一周波数を有するシフトされたVCO信号
の例に対するφ比較兼AC測定回路の動作の説明
に関連する理想的波形及びレベルを示した図であ
る。第５図は本発明に従う遅延調節器中で使用さ
れ得る位相比較器の論理ブロツク図である。第６
図は遅延調節器中で使用され得る低域通過フイル
タ回路の図である。第７図は遅延調節器中におい
て使用されるバツフア回路の図である。第８図は
遅延調節器において使用されるバツフア回路にお
いて使用され得る電圧制御発振器（RLF）の図
である。第９図は遅延調節器において使用され得
るレベル・シフト回路の図である。第１０図は遅
延調節器によつてそのゲート遅延（即ち速度）が
調節される代表的電流スイツチ論理（ECL）回
路の図である。第１１図はレベル・シフト回路に
よつて使用される基準電圧VREFを与える基準電
圧発生器の図である。第１２図は第５図の位相比
較器中において使用され得る電流スイツチ（即ち
ECL）回路族の内部ゲート回路を示した図であ
る。第１３図は電力制御装置中において使用され
る電圧制御発振器（VCO−RLF）のブロツク図
である。第１４図は第１３図の電圧制御発振器
（RLF）を含む電力制御装置の使用によつて遅延
が調節もしくは最適化され得る本発明に従う代表
的T²L回路の図である。第１５図は電圧制御発振
器の図である。第１６図は電圧制御発振器を含む
電力制御装置によつてゲート遅延が調節され得る
代表的I²L回路の図である。第１７図は電力制御
装置を含む電力制御装置の使用によつてゲート遅
延が調節もしくは最適化され得る第２の代表的
I²L回路の図である。第１８図は遅延が調節もし
くは最適化される回路がFET技法による回路で
あるシステムの電力制御装置中で使用されるため
の電圧制御発振器のブロツク図である。第１９図
は第１８図の電圧制御発振器を含む電圧制御装置
の使用によつてゲート遅延が調節もしくは最適化
され得る代表的FET回路の図である。 ４……遅延調節器。

Claims (1)

1. 【特許請求の範囲】 １ 遅延調節手段と、少なくとも第１、第２及び
   第３の相互接続された論理回路を有する論理回路
   を有する集積回路チツプであつて、該集積回路チ
   ツプ上にある該論理回路は、供給電力に依存する
   速度特性をもつような該集積回路チツプ用電子回
   路において、 (a) 周期的クロツク・パルス源をもち、 (b) 上記遅延調節手段は、上記周期的クロツク・
   パルスを受領するように適合されており、 (c) 上記遅延調節手段は、上記集積回路チツプ上
   の上記論理回路の遅延を表す周期的信号と上記
   周期的クロツク・パルスとを比較して、それら
   の周期の差を表す電気信号を発生させるための
   能動回路手段を有し、 (d) 上記遅延調節手段はさらに、上記電気信号に
   応答して、上記集積回路チツプ上の信号の速度
   を調節するべく、上記集積回路チツプを上記周
   期的クロツク・パルスよりも速い速度で動作さ
   せるように供給電力を変化させる第１の調節信
   号または、上記集積回路チツプを上記周期的ク
   ロツク・パルスよりも遅い速度で動作させるよ
   うに供給電力を変化させる第２の調節信号のど
   ちらかを発生するための回路手段をもつことを
   特徴とする、 集積回路チツプ用電子回路。