JP3440482B2 - 切替回路 - Google Patents
切替回路Info
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- JP3440482B2 JP3440482B2 JP02996393A JP2996393A JP3440482B2 JP 3440482 B2 JP3440482 B2 JP 3440482B2 JP 02996393 A JP02996393 A JP 02996393A JP 2996393 A JP2996393 A JP 2996393A JP 3440482 B2 JP3440482 B2 JP 3440482B2
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- Japan
- Prior art keywords
- power supply
- output
- input
- switching circuit
- potential
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は切替回路に関し、特に、
例えばＣＰＵのリセット信号、メモリバックアップのＣ
Ｓ信号発生に用いる切替回路に関する。 【０００２】 【従来の技術】この種の切替回路は、たとえば図２に示
されるように、比較器１、抵抗２，３，４，５、ツェナ
ーダイオード８、ＮＰＮ型バイポーラトランジスタ９、
抵抗１０とによって構成されている。抵抗３と４は、直
列に接続され、かつその両端は、電源端子Ｖｃｃと接地
された電源端子ＧＮＤに接続され、両抵抗の接続点は、
比較器の反転入力端子（−）に接続されている。また、
抵抗２とツェナーダイオード８は、直列に接続され、か
つその両端は、電源端子Ｖｃｃと接地された電源端子Ｇ
ＮＤに接続され、両者の接続点は、比較器の非反転入力
端子（＋）に接続されている。また、トランジスタ９の
入力電極であるベースは、比較器９の出力端に接続さ
れ、エミッタは、電源端子ＧＮＤに接続され、コレクタ
は、抵抗１０を介して電源端子Ｖｃｃに接続される。ト
ランジスタ９のコレクタと電源端子ＧＮＤとの間に抵抗
５が接続されている。そして、電源が投入されると、比
較器は、各入力端に与えられる電位に基づいて出力が発
生し、この出力によって、トランジスタ９のコレクタか
らリセット信号が送出される。 【０００３】 【発明が解決しようとする課題】このような構成の切替
回路を集積回路とする場合、電源投入時或は電源電圧に
図３（ａ）に示されるような電源ノイズが重畳される
と、この影響が出力されるリセット信号にも図３（ｂ）
に示されるようなノイズ成分が重畳された状態で現わ
れ、リセット動作を不安定にさせる。更に電源投入時に
おける出力電圧Ｖ0の変動について説明する。図４
（ａ）において、時刻ｔ１に電源が投入されると、比較
器１の非反転入力端子Ａ点の電位はツェナーダイオード
により反転入力端子Ｂ点の電位より遅れて立上がり、時
刻ｔ１からｔ２の間はＢ点の電位はＡ点の電位より高い
状態となる。すると、この期間において、比較器１の出
力は下がり、トランジスタ９はオフとなり、リセット出
力Ｖ0は図示の如くハイとなる。次に時刻ｔ２からｔ３
の間はＡ点の電位がＢ点の電位より高くなり、これによ
り出力Ｖ0は図示の如く低下する。時刻ｔ３以降の出力
はハイとなる。このように出力電圧Ｖ0が変動する理由
は、電源投入時にＡ点の電位がツェナーダイオード８に
より立上がるのに時間的に遅れるためである。本発明の
目的は、前述したような従来の切替回路の集積回路化上
の問題に鑑み、電源投入時及び電源ノイズに影響される
ことなく、安定した出力信号が得られる切替回路を提供
するにある。 【０００４】 【課題を解決するための手段】このような問題を解決す
るために、本発明は、［請求項１］出力切り替え部の一
方の入力は電源電圧を分圧した電圧が加えられ、他方の
入力は基準電圧に接続された出力切り替え部において、
前記出力切り替え部の他方の入力及び電源間に出力電極
が夫々接続され且つ入力電極には容量のみの一端が接続
されたＰＮＰバイポーラトランジスタを備え、前記容量
の他端はグランドに接続され、 電源投入時に前記ＰＮＰ
バイポーラトランジスタは前記出力切り替え部の他方の
入力の電位が時間的に遅れなく立ち上がるようにしたこ
とを特徴とする切替回路を提案するものである。 【０００５】 【作用】このように構成することにより、電源投入時及
び電源電圧に電源ノイズが重畳されても、トランジスタ
が接続された他方の入力のレベルを電源及び電源ノイズ
に合わせて変化させるため、出力側に電源投入時及び電
源ノイズの影響が現れることはなく、安定した制御信号
を発生させることができる。 【０００６】 【実施例】以下、図１について本発明による切替回路の
一実施例を説明すると、図２の回路と同じ部分は、同じ
記号を用いて示してある。比較器１の一方の入力Ｂは電
源電圧を抵抗３と抵抗４により分圧した電圧が加えら
れ、他方の入力Ａは抵抗２とツェナーダイオード８によ
り得られる基準電圧と接続されている。同図において、
２１は、ＰＮＰ型バイポーラトランジスタであり、本発
明によって特徴づけられる部分である。このトランジス
タ２１の出力電極のひとつであるエミッタは、電源端子
Ｖｃｃに接続され、残りの出力電極のひとつであるコレ
クタは、比較器１の非反転入力端子（＋）に接続され、
入力電極であるベースは、開放された状態にある。 【０００７】このような構成にすれば、図４（ｂ）の時
刻ｔ１において電源Ｖｃｃを投入した場合、トランジス
タ２１のベースが数ｐＦの容量を介して設置されている
ため、トランジスタ２１はオンして電源から比較器１の
反転入力端子Ａ点に電流が供給され、Ａ点の電位は時間
的遅れなく立上がり、従来の如くＢ点の電位がＡ点の電
位より高くなることはなく、従ってここで従来の如く出
力電圧Ｖ0がハイになったり、ローになったりすること
はない。図４（ｂ）はこの状態を示す。なお、この動作
は電源ノイズに対しても、同様に働き、切替動作を確実
に行うことができる。 【０００８】又、本実施例では、トランジスタ２１のエ
ミッタを電源に、そしてコレクタを比較器に接続した
が、これにかぎることなく、コレクタを電源に、エミッ
タを比較器１に接続しても良い。ベースに接続されるコ
ンデンサの容量は、ベースとアース間の寄生容量であっ
ても良い。なお、トランジスタは１個の使用例について
説明したが、２個以上並列接続しても良い。 【０００９】 【発明の効果】以上述べたように、本発明による切替回
路を用いれば、電源投入時或は電源電圧に電源ノイズが
重畳されても、バイポーラトランジスタが接続された出
力切り替え部の入力端のレベルが電源又は電源ノイズに
合わせて変化されるため、出力切り替え部の出力側に電
源投入時又は電源ノイズの影響が現れることはなく、安
定した出力信号を発生させることができる。
例えばＣＰＵのリセット信号、メモリバックアップのＣ
Ｓ信号発生に用いる切替回路に関する。 【０００２】 【従来の技術】この種の切替回路は、たとえば図２に示
されるように、比較器１、抵抗２，３，４，５、ツェナ
ーダイオード８、ＮＰＮ型バイポーラトランジスタ９、
抵抗１０とによって構成されている。抵抗３と４は、直
列に接続され、かつその両端は、電源端子Ｖｃｃと接地
された電源端子ＧＮＤに接続され、両抵抗の接続点は、
比較器の反転入力端子（−）に接続されている。また、
抵抗２とツェナーダイオード８は、直列に接続され、か
つその両端は、電源端子Ｖｃｃと接地された電源端子Ｇ
ＮＤに接続され、両者の接続点は、比較器の非反転入力
端子（＋）に接続されている。また、トランジスタ９の
入力電極であるベースは、比較器９の出力端に接続さ
れ、エミッタは、電源端子ＧＮＤに接続され、コレクタ
は、抵抗１０を介して電源端子Ｖｃｃに接続される。ト
ランジスタ９のコレクタと電源端子ＧＮＤとの間に抵抗
５が接続されている。そして、電源が投入されると、比
較器は、各入力端に与えられる電位に基づいて出力が発
生し、この出力によって、トランジスタ９のコレクタか
らリセット信号が送出される。 【０００３】 【発明が解決しようとする課題】このような構成の切替
回路を集積回路とする場合、電源投入時或は電源電圧に
図３（ａ）に示されるような電源ノイズが重畳される
と、この影響が出力されるリセット信号にも図３（ｂ）
に示されるようなノイズ成分が重畳された状態で現わ
れ、リセット動作を不安定にさせる。更に電源投入時に
おける出力電圧Ｖ0の変動について説明する。図４
（ａ）において、時刻ｔ１に電源が投入されると、比較
器１の非反転入力端子Ａ点の電位はツェナーダイオード
により反転入力端子Ｂ点の電位より遅れて立上がり、時
刻ｔ１からｔ２の間はＢ点の電位はＡ点の電位より高い
状態となる。すると、この期間において、比較器１の出
力は下がり、トランジスタ９はオフとなり、リセット出
力Ｖ0は図示の如くハイとなる。次に時刻ｔ２からｔ３
の間はＡ点の電位がＢ点の電位より高くなり、これによ
り出力Ｖ0は図示の如く低下する。時刻ｔ３以降の出力
はハイとなる。このように出力電圧Ｖ0が変動する理由
は、電源投入時にＡ点の電位がツェナーダイオード８に
より立上がるのに時間的に遅れるためである。本発明の
目的は、前述したような従来の切替回路の集積回路化上
の問題に鑑み、電源投入時及び電源ノイズに影響される
ことなく、安定した出力信号が得られる切替回路を提供
するにある。 【０００４】 【課題を解決するための手段】このような問題を解決す
るために、本発明は、［請求項１］出力切り替え部の一
方の入力は電源電圧を分圧した電圧が加えられ、他方の
入力は基準電圧に接続された出力切り替え部において、
前記出力切り替え部の他方の入力及び電源間に出力電極
が夫々接続され且つ入力電極には容量のみの一端が接続
されたＰＮＰバイポーラトランジスタを備え、前記容量
の他端はグランドに接続され、 電源投入時に前記ＰＮＰ
バイポーラトランジスタは前記出力切り替え部の他方の
入力の電位が時間的に遅れなく立ち上がるようにしたこ
とを特徴とする切替回路を提案するものである。 【０００５】 【作用】このように構成することにより、電源投入時及
び電源電圧に電源ノイズが重畳されても、トランジスタ
が接続された他方の入力のレベルを電源及び電源ノイズ
に合わせて変化させるため、出力側に電源投入時及び電
源ノイズの影響が現れることはなく、安定した制御信号
を発生させることができる。 【０００６】 【実施例】以下、図１について本発明による切替回路の
一実施例を説明すると、図２の回路と同じ部分は、同じ
記号を用いて示してある。比較器１の一方の入力Ｂは電
源電圧を抵抗３と抵抗４により分圧した電圧が加えら
れ、他方の入力Ａは抵抗２とツェナーダイオード８によ
り得られる基準電圧と接続されている。同図において、
２１は、ＰＮＰ型バイポーラトランジスタであり、本発
明によって特徴づけられる部分である。このトランジス
タ２１の出力電極のひとつであるエミッタは、電源端子
Ｖｃｃに接続され、残りの出力電極のひとつであるコレ
クタは、比較器１の非反転入力端子（＋）に接続され、
入力電極であるベースは、開放された状態にある。 【０００７】このような構成にすれば、図４（ｂ）の時
刻ｔ１において電源Ｖｃｃを投入した場合、トランジス
タ２１のベースが数ｐＦの容量を介して設置されている
ため、トランジスタ２１はオンして電源から比較器１の
反転入力端子Ａ点に電流が供給され、Ａ点の電位は時間
的遅れなく立上がり、従来の如くＢ点の電位がＡ点の電
位より高くなることはなく、従ってここで従来の如く出
力電圧Ｖ0がハイになったり、ローになったりすること
はない。図４（ｂ）はこの状態を示す。なお、この動作
は電源ノイズに対しても、同様に働き、切替動作を確実
に行うことができる。 【０００８】又、本実施例では、トランジスタ２１のエ
ミッタを電源に、そしてコレクタを比較器に接続した
が、これにかぎることなく、コレクタを電源に、エミッ
タを比較器１に接続しても良い。ベースに接続されるコ
ンデンサの容量は、ベースとアース間の寄生容量であっ
ても良い。なお、トランジスタは１個の使用例について
説明したが、２個以上並列接続しても良い。 【０００９】 【発明の効果】以上述べたように、本発明による切替回
路を用いれば、電源投入時或は電源電圧に電源ノイズが
重畳されても、バイポーラトランジスタが接続された出
力切り替え部の入力端のレベルが電源又は電源ノイズに
合わせて変化されるため、出力切り替え部の出力側に電
源投入時又は電源ノイズの影響が現れることはなく、安
定した出力信号を発生させることができる。
【図面の簡単な説明】
【図１】本発明による切替回路の一実施例を示す回路図
である。 【図２】従来の切替回路の一例を示す回路図である。 【図３】図３の（ａ），（ｂ）は従来の切替回路の動作
を説明するための波形図である。 【図４】図４の（ａ）は従来の、（ｂ）は本発明の切替
回路の動作を説明するための図である。 【符号の説明】 １ 比較器 ２〜５ 抵抗 ８ ツェナーダイオード ９ トランジスタ ２１ ＰＮＰバイポーラトランジスタ
である。 【図２】従来の切替回路の一例を示す回路図である。 【図３】図３の（ａ），（ｂ）は従来の切替回路の動作
を説明するための波形図である。 【図４】図４の（ａ）は従来の、（ｂ）は本発明の切替
回路の動作を説明するための図である。 【符号の説明】 １ 比較器 ２〜５ 抵抗 ８ ツェナーダイオード ９ トランジスタ ２１ ＰＮＰバイポーラトランジスタ
Claims (1)
- (57)【特許請求の範囲】 【請求項１】出力切り替え部の一方の入力は電源電圧を
分圧した電圧が加えられ、他方の入力は基準電圧に接続
された出力切り替え部において、 前記出力切り替え部の他方の入力及び電源間に出力電極
が夫々接続され且つ入力電極には容量のみの一端が接続
されたＰＮＰバイポーラトランジスタを備え、前記容量の他端はグランドに接続され、 電源投入時に前記ＰＮＰバイポーラトランジスタは前記
出力切り替え部の他方の入力の電位が時間的に遅れなく
立ち上がるようにしたこと を特徴とする切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02996393A JP3440482B2 (ja) | 1993-01-26 | 1993-01-26 | 切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02996393A JP3440482B2 (ja) | 1993-01-26 | 1993-01-26 | 切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06223027A JPH06223027A (ja) | 1994-08-12 |
| JP3440482B2 true JP3440482B2 (ja) | 2003-08-25 |
Family
ID=12290632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02996393A Expired - Lifetime JP3440482B2 (ja) | 1993-01-26 | 1993-01-26 | 切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3440482B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4893241B2 (ja) * | 2006-11-02 | 2012-03-07 | ミツミ電機株式会社 | リセット装置 |
-
1993
- 1993-01-26 JP JP02996393A patent/JP3440482B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06223027A (ja) | 1994-08-12 |
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Legal Events
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