JPH01303750A - ウエハ・スケール・メモリ - Google Patents

ウエハ・スケール・メモリ

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JPH01303750A
JPH01303750A JP63132589A JP13258988A JPH01303750A JP H01303750 A JPH01303750 A JP H01303750A JP 63132589 A JP63132589 A JP 63132589A JP 13258988 A JP13258988 A JP 13258988A JP H01303750 A JPH01303750 A JP H01303750A
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lines
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 一枚の半導体ウェハに形成された全チップを結合して構
成されるウェハ・スケール・メモリの改良に関し、 電源ラインとして用いたボンディング・ワイヤは勿論の
こと、グローバル・ラインやローカル・ラインがウェハ
のエツジで短絡することを完全に防止し、また、ウェハ
のカッティングを容易に実施することができるように且
つ後々問題が発生しないようにすることを目的とし、 ウェハ周辺の適所に選択的に形成されてボンディング・
ワイヤの中継点となる金属パッドを表面に有し且つ周囲
にば少なくとも金属膜が存在しないカッティング・ライ
ンを有するダミー・チップと、前記ウェハ中央の適所に
選択的に配列されて隣接チップとの界面近傍でＷＣＫラ
イン及びコマンド・ラインからなるグローバル・ライン
がローカル・ラインの通過を可能とするように分断され
ているリアル・チップと、前記各チップを結ぶボンディ
ング・ワイヤで構成された電源ラインとを備えてなるよ
う構成する。
〔産業上の利用分野〕
本発明は、−枚の半導体ウェハに形成された全チップを
結合して構成されるウェハ・スケール・メモリの改良に
関する。
〔従来の技術〕
ウェハ・スケール・インテグレーション（Ｗａｆｅｒ　
　５ｃａｌｅ　　ｉｎｔｅｇｒａｔｉｏｎ：ＷＳＩ）は
ウェハの全領域に回路を集積するものであり、この技術
については次のような利点がある。
■　どのようなＬＳＩ　　（ｌａｒｇｅ　　ｓｃａｌｅ
ｉｎｔｅｇｒａｔｅｄ　　ｃｉｒｃｕｉｔ）よりも大規
模の回路を集積できる。
■　システムを一枚のウェハ上に集積することに依って
、回路間の相互配線長が短くなり、信号遅延時間を短く
できる。
（３）組み立て工程削減に依る実装上の信頼性や欠陥救
済技術に依ってシステムの信頼性を向上することができ
る。
ところで、Ｖｖ’ＳＩは基本構成回路を複数接続した繰
り返し論理回路やメモリをモノリシックに構成するのに
適している。モノリシックＷＳＩの場合、必ず欠陥部分
を含むような広い領域に回路を集積することになるから
、冗長構成をもたせ、欠　。
陥を迂回してシステムを構成する技術が不可欠である。
このようなことから、ＷＳＩの一種であるウェハ・スケ
ール・メモリでは、オリエンテーション主フラットの方
向をＸ方向、それに直交する方向をＸ方向とすると、各
チップ間のＸ方向及びＸ方向はローカル・ラインで結合
し、入力端から信号を加えると、該信号は欠陥チップを
迂回して良品チップのみをシリアルに通過して出力端に
現れるように構成され、また、更にＸ方向では各チップ
列毎にコマンド・ライン並びにＷＣＫラインからなるグ
ローバル・ライン、ＶＣＣライン、ＶＳＳライン・ＶＢ
Ｂラインなどでパラレルに結合することが行われている
（要すれば、特公昭５８−１８７７８号公報、特公昭６
２−６２６７号公報などを参照）。尚、前記各チップ間
は単純にローカル・ラインで結合しであるのではなく、
その間に論理回路が介在することは勿論であり、また、
欠陥チップを迂回して良品チップのみをシリアルに結ぶ
ことをスパイラル通路を構成すると称している。
〔発明が解決しようとする課題〕
前記説明したようなウェハ・スケール・メモリでは、ダ
イ化された各チップを結合するよりも回路間の相互配線
長が短くなるとは云え、ウェハに形成したアルミニウム
（ＡＮ）などを材料とする金属配線で■。Ｃライン及び
ＶＳＳラインなどの電源ラインを構成した場合、その抵
抗値はかなり大きくなってしまう旨の問題があり、また
、ウェハの形状から四隅は止むを得ないとして周辺をＸ
方向及びＸ方向にカッティングすることで略四角形とな
し、そのカッティングされたウェハをキャリヤと呼ばれ
る基台にマウントして使用するのであるが、ブレードを
入れてカッティングする領域に問題があり、更にまた、
ウェハに形成されたＡｎなどを材料とする配線でグロー
バル・ラインやローカル・ラインを構成した場合、ウェ
ハの周辺部分に於いて短絡が発生し易い旨の問題もある
。
これらの問題点について図を参照しつつ詳細に説明する
。
（１）　　ウェハのエツジとワイヤの短絡について第６
図はウェハ・スケール・メモリを構成したウェハの平面
図を表している。
図に於いて、１はウェハ、ＩＡはオリエンテーション・
フラット、２はチップ、３は金属膜をそれぞれ示してい
る。
図から明らかなように、ウェハ１の周辺に於ける所々に
は砂地模様で表しであるように金属膜３が存在している
。これはチップ２に於ける電極・配線とする為に形成さ
れたものの一部であるが、パターンを形成する為のレチ
クルが露光装置に於けるステッパの関係でショットされ
ていないこと、そして、フォト・レジストとしてポジ型
レジストを用いていることなどが理由になって、電極・
配線としてパターニングされないのは勿論、除去される
ごともなく、スパッタリングされたままの状態で残留し
ているものである。この金属膜３はウェハ１を前記した
ようにキャリヤに搭載する為にカッティングした後にも
残ってしまい、これが問題を引き起こす。
第７図は、第６図に見られるウェハ１をキャリヤにマウ
ントする為、四辺をカッティングしたものを表す平面図
であり、第６図に於いて用いた記号と同記号は同部分を
表すか或いは同じ意味を持つものとする。
図に於いて、４はボンディング・ワイヤからなるＶＣＣ
ライン及びＶＳＳラインである電源ラインを示している
。
図から明らかなように、ウェハ１を略四角形にカッティ
ングしても、特に、その四隅及びオリエンテーション・
フラットの部分には金属膜３が残っている。
このように、金属膜３が残留していると、ＶＣＣライン
並びにＶＳＳラインの抵抗値を低減する為、図示のよう
にボンディング・ワイヤからなる電源ライン４を形成す
ると短絡が発生し易くなる。
第８図はウェハの一部を拡大して表す要部平面図であり
、第６図及び第７図に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。
図に於いて、４Ａ及び４Ｂは電源ライン４の部分を示し
ている。
図から明らかなように、ウェハ１の隅部に在る千ツブ２
からウェハ外に延びる電源ライン４の部分４Ａはロング
・ワイヤが必要になり、その下に在る金属膜３と短絡す
る危険が大きく、また、部分４Ａはどではないが部分４
Ｂもチップ２間を結合する電源ライン４よりは長くなり
、従って、オリエンテーション・フラット近傍に在る金
属膜３と短絡する虞がある。
（２）　　ウェハのカッティングについて第６図に見ら
れるウェハ１を第７図に見られるような略四角形にする
には第６図に見られる矢印の個所にカッティングの為の
ブレードを入れることになるが、その領域に対応するレ
チクルの部分が前記（１）に於いて説明したような理由
でショットされていない場合、Ａｌなどの金属膜や燐珪
酸ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　　ｇｌａ
ｓ　ｓ　：　ＰＳＧ）＋Ｓ　ｉＮなどからなるカバー膜
が残留している状態にあり、従って、そのままカッティ
ングするとＡｌなどの切れ滓が残って信頼性に影響を与
え、また、ＰＳＧ＋ＳｉＮのカバー膜は堅いのでカッテ
ィング精度が低下する。
（３）　　ウェハのエツジとローカル・ライン及びグロ
ーバル・ラインとの短絡について 第９図はウェハの一部を拡大して表す要部平面図であり
、第６図乃至第８図に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。
図に於いて、ＬＬはローカル・ライン、ＧＬはグローバ
ル・ラインをそれぞれ示している。
通常、ローカル・ラインＬＬ及びグローバル・ラインＧ
Ｌはチップ２間を接続する為、一部がチップ２間に亙る
ように形成される。
第１０図はラインが所定チップ２を越えて延在すること
を説明する為のウェハの一部を拡大して表した要部平面
図であり、第６図乃至第９図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとする。
尚、図では、簡明にする為、グローバル・ラインＧＬに
於けるＷＣＫラインのみを対象にしである。
図に於いて、５はＷＣＫラインの延在部分、６は同じく
重なり部分をそれぞれ示している。
図から明らかなように、ＷＣＫラインはチップ２の一つ
分のサイズを例えば３〜４〔μｍ〕程度越える延在部分
５をもち、それを１チップ分ずつ形成することで生成さ
れる重なり部分６に依って電気的にコンタクトさせてい
る。これは他のライン、例えばコマンド・ラインやロー
カル・ラインについても同様であり、これらラインは、
露光装置に特別なプログラムを組まない限り、一定のピ
ッチで次々と形成されるようになっている。
このような手段を採っていることから、所定子ノブ２に
隣接する部分に金属膜３が存在すると短絡することは明
らかである。
前記したところから明らかなように、ウェハ・スケール
・メモリを実現するには大別して（１）乃至（３）の問
題点がある。
本発明は、電源ラインとして用いたボンディング・ワイ
ヤは勿論のこと、グローバル・ラインやローカル・ライ
ンがウェハのエツジで短絡することを完全に防止し、ま
た、ウェハのカッティングを容易に実施することができ
るように且つ後々問題が発生しないようにする。
〔課題を解決するための手段〕
本発明に依ろウェハ・スケール・メモリに於いては、ウ
ェハ（例えばウェハ１）周辺の適所に選択的に形成され
てボンディング・ワイヤの中継点となる金属パッド（例
えば金属パッド７）を表面に有し且つ周囲には少なくと
も金属膜が存在しないカッティング・ライン（例えばカ
ンティング・ライン８）を有するダミー・チップ（例え
ばダミー・チップ２．）と、前記ウェハ中央の適所に選
択的に配列されて隣接チップとの界面近傍でＷＣＫライ
ン及びコマンド・ラインからなるグローバル・ライン（
例えばグローバル・ラインＧＬ）がローカル・ライン（
例えばローカル・ラインＬＬ）の通過を可能とするよう
に分断（例えば分断箇所９）されているリアル・チップ
（例えばリアル・チップ２Ｒ２）と、前記各チップを結
ぶボンディング・ワイヤで構成された電源ライン（例え
ば電源ライン４）とを備えている。
〔作用〕 前記手段を採ることに依り、各チップに電流を供給する
電源ラインにボンディング・ワイヤを使用しても、その
電源ラインがウェハのエツジで短絡したり、或いは、グ
ローバル・ラインやローカル・ラインが同じくウェハの
エツジで短絡する虞は皆無となり、また、ウェハをキャ
リヤにマウントする為にカッティングしても、金属の切
り屑がチップに被着して信頼性を低下させることはなく
なり、更にまた、電源ラインが短絡するなどして動作不
能になったチップを越えてローカル・ラインで良品チッ
プをシリアルに結合してスパイラル通路を形成すること
ができる。
〔実施例〕
第１図は本発明一実施例を説明する為のカッティング前
に於けるウェハの平面図を表し、第６図乃至第１０図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
図に於いて、２□並びに２Ｒ２はリアル・チップ（実働
チップ）、２．はダミー・チップをそれぞれ示している
。
図示のリアル・チップ２ＲＩ、即ち、右上及び左下間に
施すハツチングで表示されたチップは第６図乃至第１０
図でチップ２として表示したものと同じであるが、リア
ル・チ・ノブ２＋＋ｚ、即ち、ウェハ１の中央でＸ方向
に並び、左上及び右下間に施すハツチングで表示された
チップは隣接する界面近傍でグローバル・ラインが分断
されているものであり、また、ダミー・チップ２Ｉ、は
ボンディング・ワイヤを中継させる為に電気的にフロー
ティング状態にある例えばＡＩ！、などの金属パッドを
もち、また、周辺には金属膜は云うまでもなくパッシベ
ーション膜も除去したカッティング・ラインを形成した
ものである。
第２図は第１図に見られるウェハ１をキャリヤにマウン
トするのに適合するよう四辺をカッティングしたものを
表す平面図であり、第１図、第６図乃至第１０図に於い
て用いた記号と同記号は同部分を示すか或いは同じ意味
を持つものとする。
前記したように、本発明に依るウェハ・スケール・メモ
リでは、ウェハ１の周辺にダミー・チップ２．を形成し
であることから、ＶＣＣライン及びＶＳＳラインなどの
電源ライン４をボンディング・ワイヤを用いて構成して
も、ダミー・チップ２Ｄを中継点として利用することが
でき、ロング・ワイヤを必要とする箇所は少なくなる。
然しなから、図示のように、オリエンテーション・フラ
ットＩＡを上にした場合の左右上限にはダミー・チップ
すらショットできない箇所が存在し、そこでは、成る程
度のロング・ワイヤを必要とすることになるが、本発明
では、パターン焼き付けの際、全チップがオリエンテー
ション・フラットに近づくようにずらせることでロング
・ワイヤをできる限り短くしている。
第１図及び第２図に見られるチップのパターンは、従来
に比較し、オリエンテーション・フラットにかなり近づ
けて形成されている。従って、前記したように、左右下
隅のロング・ワイヤを必要とする箇所であっても従来よ
りは短くて済み、そして、オリエンテーション・フラッ
トの反対側をカッティングした後は左右下隅に金属膜３
が残留することはない。尚、第６図及び第７図は本発明
一実施例に関するパターンを流用したので、第１図及び
第２図と同様に、パターン全体はオリエンテーション・
フラットにかなり近接して表されているが、実際には、
それより離れた位置、即ち、下方にずれた位置に形成さ
れるのが普通である。
第２図に見られるウェハ１の左右両端に於けるチップ列
ではグローバル・ラインＧＬを分断したリアル・チップ
２Ｒ□は使用せず、また、電源ライン４は左右下隅から
のみワイヤリングしてあり、これで全てのロング・ワイ
ヤを回避することができる。
このようなことから、電源ライン４がウェハ１のエツジ
に在る金属膜３と短絡する虞は皆無であり、また、グロ
ーバル・ラインＧＬやローカル・ラインＬＬが延在して
も、それらがウェハ１の周辺で短絡を発生することはな
くなる。
第３図は第１図及び第２図に見られるウェハ１の左下隅
の部分を拡大して表した要部平面図であり、第１図及び
第２図、第６図乃至第１０図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとする。
図に於いて、７はダミー・チップ２゜に於ける中継点と
なる金属パッド、ＣＭＮＤはコマンド・ライン、ＶＢＢ
は基板電圧ラインをそれぞれ示している。
第４図はダミー・チップ２．の１チップ分を拡大して表
す要部平面図であり、第１図乃至第３図、第６図乃至第
１０図に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。
図に於いて、８はカッティング・ラインを示している。
図示されたダミー・チップ２Ｄを形成する場合に於いて
は、例えばＡβからなる金属パッド７及びカバー膜（図
示せず）のみが焼き付けられ、それ以外の焼き付けは実
施しない。また、ダミー・チップ２．の周囲にあるカッ
ティング・ライン８にはＡｌ膜やカバー膜も存在しない
。従って、このカッティング・ライン８に沿ってカット
すればＡｆｆの切り屑が他の部分に被着して信頼性を低
下させるようなことはなくなる。尚、第３図に見られる
ように、オリエンテーション・フラットに対向する辺に
は、ポンディング・ワイヤの中継点となる金属パッド７
を一列分だけ残しであるが、これはロング・ワイヤ対策
である。
第５図は第２図に破綻の円で囲んだ部分を拡大して表し
た要部平面図であり、第１図乃至第４図、第６図乃至第
１０図に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。
図に於いて、９はリアル・チップ２．Ｉ２の界面近傍に
於けるグローバル・ラインＧＬの分断箇所を示している
。
図示の構成は、前記したように欠陥チップを迂回しなが
ら入力端から出力端までローカル・ラインＬＬで各リア
ル・チップ２ＲＩをシリアルに結合するのに大変有効で
ある。即ち、特に電源ライン４が短絡してＹ方向の１チ
ップ列が使用できない状態にある場合、ローカル・ライ
ンＬＬが該１チップ列を越えて全リアル・チップ２８１
をシリアルに結合しスパイラル通路を形成することが不
可能になるから、かなりのリアル・千ツブ２□１を無駄
にしなければならない事態が起こる。然しながら、前記
構成に依ると、そのような場合にも、ローカル・ライン
ＬＬは分断箇所９に於いて使用不能の１チップ列を通過
することができ、残った良品のリアル・チップ２□を通
常と変わりなく結合してスパイラル通路を完成させるこ
とができる。
〔発明の効果〕
本発明に依るウェハ・スケール・メモリに於いては、ウ
ェハの周辺にダミー・チップを配設すると共に中央には
グローバル・ラインなどを分断したリアル・チップを配
列しである。
前記構成を採ることに依り、各チップに電流を供給する
電源ラインにボンディング・ワイヤを使用しても、その
電源ラインがウェハのエツジで短絡したり、或いは、グ
ローバル・ラインやローカル・ラインが同じくウェハの
エツジで短絡する虞は皆無となり、また、ウェハをキャ
リヤにマウントする為にカッティングしても、金属の切
り屑がチップに被着して信顧性を低下させることはなく
なり、更にまた、電源ラインが短絡するなどして動作不
能になったチップを越えてローカル・ラインで良品チッ
プをシリアルに結合してスパイラル通路を形成すること
ができる。
【図面の簡単な説明】
第１図は本発明一実施例のウェハを説明する為の平面図
、第２図は第１図に見られるウェハをカッティングした
状態の平面図、第３図は第２図に見られるウェハの一部
を拡大した要部平面図、第４図はダミー・チップを説明
する為の拡大したウェハの要部平面図、第５図は分断さ
れたグローバル・ラインをもつり、アル・チップを説明
する為の拡大したウェハの要部平面図、第６図は従来の
ウェハを説明する為の平面図、第７図は第６図に見られ
るウェハをカッティングした状態の平面図、第８図乃至
第１０図は従来例の問題点を説明する為のウェハの要部
平面図をそれぞれ表している。 図に於いて、１はウェハ、ＩＡはオリエンテーション・
フラット、２はチップ、２　Ｒ１並びに２Ｒ□はリアル
・チップ、２．はダミー・チップ、３は金属膜、４はボ
ンディング・ワイヤからなるＶＣＣライン及びＶＳＳラ
インである電源ライン、７はダミー・チップ２Ｄに於け
る中継点となる金属パッド、８はカッティング・ライン
、９はグローバル・ラインＧＬの分断箇所、ＬＬはロー
カル・ライン、ＧＬはグローバル・ラインをそれぞれ示
している。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− ウェハの平面図 第１図 カッ１〜されたウェハの平面図 第２図 第３図 ウェハの要部平面図 第５図 ウェハの平面図 第６図 カットされたウェハの平面図 ウェハの要部平面図 第８図 ウェハの要部平面図 第９図 ウェハの要部平面図 第１０図

Claims (1)

  1. 【特許請求の範囲】 ウェハ周辺の適所に選択的に形成されてボンディング・
    ワイヤの中継点となる金属パッドを表面に有し且つ周囲
    には少なくとも金属膜が存在しないカッティング・ライ
    ンを有するダミー・チップと、 前記ウェハ中央の適所に選択的に配列されて隣接チップ
    との界面近傍でＷＣＫライン及びコマンド・ラインから
    なるグローバル・ラインがローカル・ラインの通過を可
    能とするように分断されているリアル・チップと、 前記各チップを結ぶボンディング・ワイヤで構成された
    電源ラインと を備えてなることを特徴とするウェハ・スケール・メモ
    リ。
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