KR920008423B1 - 웨이퍼 스케일 집적장치 - Google Patents

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Abstract

내용 없음.

Description

웨이퍼 스케일 집적장치
제1도는 웨이퍼 스케일 집적(wafer scale integraion)장치에 사용되는 웨이퍼의 형태를 설명하기 위한 평면도.
제2도는 제1도에 도시된 웨이퍼의 컷팅을 도시하는 평면도.
제3도 내지 제5도는 문제점들을 설명하기 위한 웨이퍼의 요부확대 평면도.
제6도는 본 발명의 실시예에 따른 웨이퍼 스케일 집적장치에 사용되는 웨이퍼의 형태를 설명하기 위한 평면도.
제7도는 제6도에 도시된 웨이퍼의 컷팅을 도시하는 평면도.
제8도는 제6도에 도시된 웨이퍼의 요부확대 평면도.
제9도는 더미(dummy) 칩을 설명하기 위한 웨이퍼의 요부확대 평면도.
제10도는 분단된 글로우멀(global)라인들을 갖는 리얼(real)칩을 설명하기 위한 웨이퍼의 요부확대 평면도.
본 발명은 웨이퍼 스케일 집적(이하부터는 간단히 WSI라 칭함)장치에 관한 것이며, 특히 전원전압들 또는 공통 신호들을 웨이퍼위에 형성된 다수의 칩들에 인가하기 위한 본딩 와이어(bonding sire)를 사용하는 WSI 장치에 관한 것이다.
WSI 장치는 메모리, 논리회로드에 대해서 사용된다. 이러한 WSI 장치에서, 전원 공급선은 본딩 와이어들에 의하여 형성되는데, 그 이유는 전원 공급선이 저임피던스 특성을 가져야만 하고, 본딩 와이어가 저임피던스 특성을 갖기 때문이다. 더욱이, 본딩 와이어는 전원공급선에 대해서 사용될 뿐만 아니라 저임피던스 특성을 필요로 하는 공통신호선으로 사용된다.
치근, 메모리, 논리회로 등으로서 사용되는 WSI 장치가 개발 되었으며, 원형 장치들이 제공되었다. WSI장치에서, 다수의 회로들은 웨이퍼의 모든 영역들에 집적된다. 예를 들면, 일종의 WSI 장치인 웨이퍼 스케일 메모리 장치에서, 웨이퍼는 메모리 회로와 추가의 제어논리 회로를 각각 갖는 일렬의 칩들을 포함한다.
WSI의 기술에 있어서는, 다음과 같은 장점들이 제공된다. 첫째, 어떤 다른 대규모 집적회로(LSIC)보다 더 큰 규모의 회록 집적될 수 있다. 다음, 회로들 사이의 상호 배선 간격이 한 장의 웨이퍼 위에 시스템을 집적화 하므로써 보다 짧아지기 때문에, 신호 지연시간이 더 짧아질 수 있다. 더우기, 웨이퍼의 결합이 있는 칩들 또는 칩에서의 결함부를 보상 하므로써 시스템의 신뢰성을 향상시킬 수 있고, 어셈블링 공정들을 단축하므로써 장비의 신뢰성을 개선할 수 있다.
상술된 바와 같이, WSI 장치는 모놀리식 메모리 또는 다수의 기본 형태를 포함하는 반복 논리회로를 구성하기에 적당하다. 모놀리실 WSI 장치에서는 반드시 결함부분들을 포함하는 웨이퍼의 모든 영역들에 회로를 집적해야만 하므로, 쓸데없이 긴 구성을 갖게 하고 웨이퍼의 결함있는 칩들 또는 칩의 결함부들을 우회하여 시스템을 구성하는 방법이 실용적인 면에서 유효제품 생산을 향상시키기 위해서는 불가결하다.
예를 들면, 웨이퍼 스케일 메모리 장치에서, 오리엔테이션 주평면의 방향을 X방향, 그것에 직교하는 방향을 Y방향으로 가정할 때, 이웃하는 칩들 사이의 X방향과 Y방향의 각각의 로컬 라인들(local lines)로 로 결합된다. 웨이퍼 스케일 메모리 장치의 입력단에 신호가 인가되면, 신호는 결합이 있는 칩들을 우회하고 단지 양품의 칩들만을 연속적으로 통과하며, 웨이퍼 스케일 메모리 장치의 출력단에 나타난다.
더욱이, Y방향에서는 컴멘드(CMND)라인과 웨이퍼 클럭라인(WCK)으로 각각 구성되는 그로우벌 라인들, VCC라인들, VSS라인들, 및 VBB라인들은 각 칩열마다에 병렬로 접속된다. WSI 장치의 관련기술이 일본 특허 공개 번호 제58-1877호와 제62-6267호에 나타나 있다. 특히, 상기 칩들의 각각은 로컬 라인들에 의하여 직접 접속되지 않으며, 그 사이에 논리회로가 삽입된다.
여기서, ＂칩＂은 분리된 단위영역을 차지하기 위해 웨이퍼 위에 형성되고 도선패턴 및 배선에 의해 인접된 것에 접속할 수 있는 단위 메모리 블록과 같은 단위 기능블럭을 형성하기 위한 단위의 의미로 사용되나, 웨이퍼로부터 절단된 물리적으로 독립한 단위의 의미로는 사용되지 않는다.
웨이퍼는 귀퉁이를 제외한 그의 주변에서 X방향과 Y방향을 따라 컷팅함으로써 4각형으로 절단되며, 이컷팅된 웨이퍼는 실제로 사용을 위해 캐리어라 불리는 기재(baxemember)위에 탑재된다. 더욱이, 일반 기술 숙련자들에게 공지된 바와 같이, 양품의 칩들은 SPIRAL 경로라 불리는 형태로 결합이 있는 칩들을 우회하여 직렬로 접속된다.
WSI 장치에서, 각각의 상호 배선간격은 배선들에 의하여 배선들에 의해 접속된 다수의 다이스된(diced) 칩들에서 짧아진다. 그러나, VCC라인들 또는 VSS라인들 등과 같이 전원공급선들이 알루미늄으로 된 금속배선에 의하여 구성될 때, 금속배선의 저항치가 커지기 때문에 문제가 야기된다. 즉, 전원공급선들은 VCC또는 VSS의 전원전압을 다수의 칩들에 공급하기 위해 사용되며, 금속배선들의 큰 저항값에 의하여 공급된 전압에서 전위강하가 일어나며, 따라서 일부의 칩들은 VCC또는 VSS의 전원전압의 충분한 전위가 공급되지 않을 수도 있다. 절단날에 의해 절단된 웨이퍼 컷팅영역에 다른 문제가 야기된다. 더욱이, 그루우벌 라인들과 로컬 라인들이 알루미늄등으로된 금속배선에 의해 구성될 때, 이 라인들이 웨이퍼의 주변부분에 의하여 단락되는 문제가 일어난다.
본 발명의 목적은 웨이퍼의 모서리 부분에서 본딩 와이어들을 사용하는 전원공급선들, 그로우벌 라인들 및 로컬 로인들의 단락을 확실히 방지하기 위한 WSI 장치를 제공하고, 장래에 문제들을 발생하지 않도록 웨이퍼의 컷팅을 쉽게 수행하기 위한 것이다.
본 발명에 따라 웨이퍼, 그들 각각의 액튜얼 회로와 다수의 리얼 패드들을 가지며 웨이퍼의 중심부에 선택적으로 형성된 다수의 리얼 칩들, 그들중의 일부가 릴레이 패드를 중의 대응하는 것들에 선택적으로 접속되고 각각의 리얼 패드들을 접속하는 다수의 본딩 와이어들 및 그들 각각이 다수의 릴레이 패드들을 가지며 웨이퍼의 주면부분에 선택적으로 형성되는 다수의 더미 칩들로 이루어진 WSI 장치가 제공되고 있다. 릴레이 패드들에 접속된 본딩 와이어들은 전원전압을 리얼 칩들에 제공하기 위해 사용될 수도 있다.
또한, 본 발명에 따라, 웨이퍼, 그들 각각이 액튜얼회로를 가지며 웨이퍼의 중심부에 선택적으로 형성된 다수의 리얼 칩들 및 그들 각각이 액튜얼 회로를 갖지 않고 웨이퍼를 절단하기 위한 스키라인브 라인(scribe line)을 포함하는, 웨이퍼의 주변인분에 선택적으로 형성된 다수의 더미 칩들로 이루어진 WSI 장치가 제공되어 있다. 금속막과 커버막은 스크라인브 라인위에 형성될 수 없다.
더욱이, 본 발명에 따라, 웨이퍼, 액튜얼 회로를 가지며 웨이퍼에 선택적으로 형성된 다수의 리얼 칩들 및 그들 각각이 액튜얼 회로를 갖지 않으며 웨이퍼의 주변부분에 형성된 리얼 칩들 대신에 웨이퍼의 주변부분에 선택적으로 형성되는 다수의 더미 칩들로 이루어지는 WSI 장치가 제공되어 있다.
리얼 칩들의 각각은 공통 신호들을 전달하기 위한 그로우벌 라인들과, 각각의 리얼 칩들을 그의 이웃하는 리얼 칩들에 전기적으로 접속하기 위한 로컬 라인들을 포항할 수 있고, 일부의 리얼 칩들 사이의 경계부에 가까운 그로우빌 라인들은 로커 라인들이 통과할 수 있도록 분단될 수 있다.
일부의 리얼 칩들 사이의 경계부분은 웨이퍼 중앙에서의 배열과 같이 배열될 수 있다. 그로우벌 라인들을 웨이퍼 클럭신호를 전달하기 위한 WCK 선과 컴멘드 스트로브 신호를 전달하기 위한 CMND 6선으로 구성될 수 있다.
금속막이 더미 칩들 각각의 주변부분에 형성될 수 없기 때문에, 그로우빌 라인들과 로컬 라인들은 단락되지 않는다.
본 발명은 수반된 도면들에 의거하여 서술된 바람직한 실시예들로부터 명확하게 될 것이다.
제1도는 WSI 장치에 사용되는 웨이퍼의 형태를 설명하기 위한 평면도이다. 제1도에서, 참조번호 1은 웨이퍼, 1A는 오리엔테이션 평면, 2는 칩, 3은 금속막을 각각 나타낸다.
제1도에 도시된 바와 같이, 모래 모양으로 나타낸 금속막 3은 웨이퍼 1의 주변의 몇몇 부분에 잔류한다. 금속막의 이 부분들은 전극배선을 형성하기 위한 스패터링 공정에서 증착되며, 패터닝의 공정단계에서 제거되지 않고 잔류한다. 이것은 패턴을 제공하기 위한 레티클이 노광장치에서 스태퍼(stapper)의 관계에 의해 웨이퍼의 주변영역의 몇몇 부분에는 쇼트(shot)될 수 없고, 포지티브형 레지스트가 포토레지스트로 사용되기 때문이다. 이 금속막 3은 캐리어 위에 탑재하기 위하여 웨이퍼 1을 절단한 후에도 잔류하며, 다음에 설명되는 문제가 잔류 금속막 3에 의하여 일어난다.
제2도는 제1도에 도시된 웨이퍼의 컷팅을 도시하는 평면도이다. 제2도에서, 참조번호 4는 VCC와 VSS의 전원공급선들로 4는 예를 들어 알루미늄으로 된 본딩 와이어들이며, 본딩 와이어들은 스티취(stitch)접속법에 의하여 형성된다. 스티취 접속법에서, 본딩 와이어는 본딩 와이어를 절단하지 않고 각 칩위에 형성된 금속패드에 연속적으로 접속될 수 있다. VCC선들 또는 VSS선들인 전원공급선 4가 웨이퍼 위에 형성된 금속 배선 대신에 본딩 와어어들에 의해 구성될 때, 전원전압의 전위강하가 본딩 와이어들 각각의 저임피던스를 특성에 따라 일어나지 않을 것이다. 즉, 본딩 와이어들에 접속된 칩들은 충분한 전원전압이 공급된다.
제2도에 도시된 바와 같이, 웨이퍼 1의 모든 사이드는 캐리어위에 탑재하기 위해 제1도의 화살표로 나타낸 절단선들에 의해 절단된다. 제2도에서와 같이, 웨이퍼 1을 4각형으로 절단한 후에도 웨이퍼 1의 귀퉁이 부분과 오리엔테이션 평면 1A에 금속막 3이 잔류하는 것을 알 수 있다.
특히, 금속막 3은 귀퉁이 부분들과 오리엔테이션 평면 1A에 잔류하며, 전원공급선 4는 잔류 금속막 3에 의하여 단락될 수 있다. 즉, VCC선들과, VSS선들의 전원공급선 4로 본딩 와이어들을 사용할 때, 전원공급선들의 저항치는 감소되나, 웨이퍼의 모서리 부분에서 특히 본딩 와이어들은 잔류 금속막 3에 의해 단락될 수 있다.
제3도는 제2도에서 WSI 장치의 문제점들을 설명하기 위한 웨이퍼의 요부확대 평면도이다. 제3도에서, 참조번호 4A와 4B는 전원공급선 4의 긴 배선부분등을 나타낸다.
제3도에서, 긴 배선은 전원공급선 4의 배선부분 4A와 4B의 각각을 웨이퍼 1의 외부로부터 웨이퍼 1에 형성된 가장 먼 칩 2의 금속 패드에 연결하기 위해 필요하다는 것을 알 수 있다. 특히, 긴 배선부분 4A는 웨이퍼 1의 바깥쪽에 존재하는 VCC단자와 웨이퍼 1의 귀퉁이에 존재하는 칩 2사이에 위치되며, 그 부분 4A에서 배선은 웨이퍼 1의 모서리를 접촉하는 경향이 있다, 그러므로, 긴 배선부분 4A는 긴 배선부분 4A아래에 위치된 금속막 3에 의해 단락될 수 있다. 더욱이 긴 배선부분 4B 또는 오리엔테이션 평면 1A에 가까운 금속막 3에 의해 단락될 수 있으나, 긴 배선부분 4B는 긴 배선부분 4A 보다 길지않다.
웨이퍼를 캐리어위에 탑재하기 위해서, 웨이퍼는 제1도에 도시된 형성으로부터 제2도에 사각형으로 절단하므로써 형성된다. 특히, 웨이퍼 1을 사각형으로 절단하는 공정에서, 제1도의 웨이퍼 1은 제1도에 나타낸 화살표 위치에서 절단날에 의해 절단된다. 그러나, 웨이퍼의 절단영역에 대응하는 레티클이 노광장치등에서 스태퍼의 관계에 의해 쇼트되지 않으때, 알루미늄등의 금속막 3이나 포스포실리케이트(phosphosilicate) 글라스+SiN 등으로 된 커버막이 아직 절단영역에 존재한다. 그러므로, 절단영역이 직접 절단날에 의해 절단되면, 알류미늄등의 부스러기(slivers)가 만들어진다. 이 부스러기는 웨이퍼 1의 칩 2에 들러 붙을 수 있기 때문에 시스템의 신뢰성이 저하될 수 있다. 더욱이 PSG+SiN으로 된 커버막은 매우 견고하기 때문에 컷팅 정밀도가 저하될 수도 있다.
제4도는 웨이퍼의 요부확대 평면도이다. 제4도에서, LL은 로컬 라인, GL은 그로우벌 라인을 각각 나타낸다.
일반적으로, 로컬 라인 LL과 그로우벌 라인 GL의 단부들은 특정 칩2의 공간으로부터 특정 칩 2의 외부로, 즉, 로컬 라인 LL과 그로우벌 라인 GL은 이웃하는 칩들의 로컬 라인 LL과 그로우벌라인 GL에 접속하기 위하여 특정 칩 2의 이웃하는 칩으로 확장한다.
제5도는 웨이퍼 클럭라인의 그로우벌 라인이 특정 칩 2의 공간을 통하여 이웃하는 칩으로 확장되는 것을 설명하기 위한 웨이퍼의 요부확대 평면도이다. 특히, 제5도에서, 그로우벌 라인 GL은 간략성을 위해 단지 웨이퍼 클럭라인만을 대상으로 하여 설명되었다. 제5도에서, 참조번호 5는 WCK 선의 확장부, 6은 WCK 선의 오버랩핑 부분을 각각 나타낸다.
제5도에 도시된 바와 같이, 웨이퍼 클럭라인 WCK는 확장부 5를 가지며, 칩 2의 크기보다 더 길다. 확장부 5를 포함하는 웨이퍼 클럭라인 WCK를 형성하므로써 WCK 선들의 오버랩핑부분 6이 전기적으로 접촉된다. 다른 라인들, 예를 들면 컴멘드 라인들 및 로컬 라인들은 웨이퍼 클럭라인 WCK와 같으며, 이 라인들은 노광장치에 특별한 프로그램을 짜지 않는 한 소정의 피치(pitch)에서 순차적으로 형성된다.
칩 2의 인접부분에 금속막이 존재하면, 웨이퍼 클럭라인들 등의 금속막 3에 의하여 단락되는 것은 분명하다. 즉, 가장 먼 칩 2에서, 로컬 라인들 LL과 그로우벌 라인들 GL은 금속막 3으로 확장하며, 따라서, 로컬 라인들 LL과 그로우벌 라인들 GL은 금속막 3에 의하여 단락된다.
제1도 내지 제5도에 관한 상술된 문제들은 제6도 내지 제10도에 도시된 WSI 장치에 의하여 해결된다. 개선된 SWI 장치는 제6도 내지 제10도에 관하여 서술된 것이며, 제1도 내지 제5도와 동일한 제6도 내지 제10도의 참조번호는 제1도 내지 제5도에서와 동일한 부분 또는 동일한 의미를 나타낸다.
제6도는 본 발명에 따른 실시예의 WSI 장치로 사용되는 웨이퍼의 형태를 설명하기 위한 평면도이다. 제6도에서, 참조번호 2R1과 2R2는 액튜얼 회로를 갖는 리얼 칩들을 나타내며, 2D는 액튜얼 회로를 갖지 않는 더미 칩을 나타낸다. 특히, 액튜얼 회로는 예를 들면 실제사용을 위한 메모리 회로와 논리회로이다.
제6도에서, 우상에서 좌하로 빗금친 부분으로 나타낸 리얼 칩 2R1은 제1도 내지 제5도에 도시된 리얼칩 2와 같다. 각각의 리얼 칩들은 공통 신호들을 전달하기 위한 그로우벌 라인들 및 각각의 리얼 칩들과 그의 인접 리얼 칩들을 전기적으로 접속하기 위한 로컬 라인들을 포함한다. 그로우벌 라인들은 웨이퍼 클럭신호를 전달하기 위한 웨이퍼 클럭라인 WCK와 컴멘드 스트로부 신호를 전달하기 위한 컴멘드 라인 CMND를 포함한다.
웨이퍼 1의 중앙에서 X방향으로 나란히 배열되고, 좌우에서 우하로 해칭한 부분으로 나타낸 리얼 칩 2R1, 로우벌 라인들 GL은 리얼 칩 2R2와 그의 인접 리얼 칩 사이의 계면근방에서 분단된다. 각각의 더미칩 2D는 본딩 와이어를 중계하기 위해 알루미늄등으로 된 다수의 금속패드를 가지며, 각각의 금속 패들은 전기적 부동상태에 있다. 특히, 각각의 더미 칩 2D는 액튜얼 회로를 갖지 않으며, 각각의 리얼 칩들은 전원 전압등을 수신하기 위한 금속패드들을 포함한다. 더욱이, 더미 칩의 주변부분에는 금속막과 부동화막(passivation film)이 제공되지 않으나, 스크라인브 라인은 제공되어 있다. 제1도에 도시된 웨이퍼 1의 주변부분에 있는 리얼 칩 2대신에, 더미 칩 2D가 웨이퍼 1의 주변부분에 형성되어 있는 것을 제6도로부터 알수 있다. 리얼 칩이 웨이퍼의 주변부분에 형성되면, 웨이퍼의 주변부분에 있는 거의 모든 칩들이 전원전압등의 단락과 같은 결합에 의하여 동작하지 않는다. 본 발명의 이러한 실시예에서는 이러한 결함이 있는 칩 2R1이 형성되어 있으나, 대신에 더미 칩 2D가 웨이퍼1의 주변부분에 형성된다.
제7도는 캐리어 위에 탑재하기에 적당한 사각형으로 웨이퍼를 컷팅한 것을 도시하는 평면도이다. 제7도에 도시된 바와 같이, 웨이퍼 1의 모든 사이드는 캐리어 위에 탑재하기 위해 제6도에 화살표로 나타낸 절단 선들에 의하여 절단된다. 상술된 바와 같이, 본 발명의 WSI 장치에서는 다수의 더미 칩 2D가 웨이퍼 1의 주변부분에 형성된다. 그러므로, VCC와 VSS선등의 전원공급선 4가 본딩 와이어들에 의하여 구성되면, 더미 칩 2D는 본딩 와이어들을 중계하기 위한 중계점으로 사용될 수 있으며, 긴 배선 부분의 길이가 짧아질 수 있다.
제6도 및 제7도에 도시된 바와 같이, 오라엔테이션 평면 1A의 사이드가 상부위치에 놓이는 경우에, 좌우상 귀퉁이에는 더미 칩들이 쇼트될 수 없는 곳이 존재하며, 어느정도 긴 배선이 이 상부에 귀퉁이에는 필요하다. 모든 도면들에 도시된 WSI 장치에서는, 패턴의 중심점이 웨이퍼 1의 중심점으로부터 떨어져 오리엔테이션 평면측을 향하도록 이동되나, 일반적인 패턴 프린딩에서는 패턴의 중심점이 웨이퍼의 중심점과 일치한다. 즉, 본 발명의 WSI 장치에서는, 패턴 프린팅시에 가능한한 긴 배선의 길이를 짧게하기 위해 모든 칩들이 오리엔테이션 평면쪽으로 이동된다.
상술된 바와 같이, 본 발명의 WSI 장치에서는, 종래 기술과 달리 패턴을 오리엔테이션 평면 가까이로, 이동시킴으로써 칩들의 프린팅 패턴이 형성된다. 그러므로, 좌우상 귀퉁이에 긴 배선이 요구되는 곳에 있어서도, 종래에 비해 배선의 길이가 대체로 짧아진다. 더욱이, 오리엔테이션 평면 1A의 반대측을 컷팅한 후에는 좌우하 귀퉁이에 금속막 3이 잔류하지 않으며, 따라서 본딩 와이어의 길이는 더 짧아진다. 특히 도면들에 도시되지 않은 종래의 WSI 장치에서는 본 발명의 WSI 장치에 비해 보다 하부측을 향하여 이동된 위치에 칩 패터닝이 형성된다.
제8도는 웨이퍼 1의 좌하 귀퉁이 부분의 확대평면도이다. 제8도에서, 참조번호 7은 더미 칩 2D에서 중계점의 급속패드를 나타내며, CMND는 컴멘드 하인, VBB는 기판 전압선을 각각 나타낸다.
제7도와 제8도에 도시된 바와 같이, 절단 웨이퍼 1의 좌우측 세로칩 배열에서, VSS및 VCC선들의 전원 공급선 4는 다수의 더미 칩 2D를 통해 리얼 칩 2R1에 접속된다. 좌우측에 전원공급선 4로 사용되는 본딩 와이어들은 더미 칩 2D에 대응하는 다수의 금속패드들에 의하여 중계되며, 중계된 본딩 와이어들은 리얼 칩 2R1의 금속패드들에 접속된다. 즉, 전원공급선 4는 더미 칩 2D를 통하여 좌우하 귀퉁이로부터 와이어링 특히 리얼 칩 2R2에서, 그로우벌 라인 GL은 리얼 칩 2R2와 그의 인접 리얼 칩 사이의 계면근방에서 분단된다. 상술된 바와 같이, 전원공급선 4는 웨이퍼 1의 모서리 부분에서 금속막 3에 의하여 단락되지 않는다. 더욱이, 금속막 3은 웨이퍼 1의 주변부분에 형성되지 않으며, 금속막 3은 더미 칩 2D의 주변부분에도 형성되지 않으며, 특정 리얼 칩의 공간으로부터 그의 인접부 사이로 확장하는 그로우벌 라인 GL과 로컬 라인 LL은 금속막 3에 의하여 단락되지 않는다.
제9도는 더미 칩 2D중의 하나의 확대 평면도 이며, 참조번호 8은 스크라인브 라인을 나타낸다.
웨이퍼 1위에 제9도의 더미 칩 2D을 형성할 때, 알루미늄으로된 금속패드 7과 커버막(도면에는 도시되지 않았음)이 더미 칩 2D위에 프린트되며, 다른 공정들은 행해지지 않는다. 특히, 스크라인브 라인 8은 더미칩 2R2의 주변부분에 형성되며, 알루미늄으로된 금속막 3과 PSG+SiN 으로 된 커버막을 포함하지 않는다. 그러므로, 스크라인브 하인 8을 따라 웨이퍼를 절단할 때, 알루미늄 부스러기가 칩에 달라붙지 않으며, 따라서, 신뢰성이 저하되지 않는다. 제8도에 도시된 바와 같이, 오리엔테이션 평면 1A의 반대측 하부에서, 중계점들에 대한 금속패드들의 한 열이 잔류하며, 이 금속패드 열은 긴 배선의 대응책으로 사용된다.
제10도는 제7도에 점선으로 나타낸 원형부분의 확대 평면도이며, 참조번호 9는 리얼 칩 2R2사이의 계면 근방에 있는 리얼 칩 2R2의 그로우벌 라인 GL의 분단부분을 나타낸다.
제10도는 도시된 바와 같은 형태는 입력단으로부터 출력단에 직렬로 결함이 있는 칩들은 우회하고 양픔 리얼 칩 2R2만을 통과하기에 매우 유용하다. 즉, Y방향 칩들의 한 열이 전원공급선 4의 단락에 따라 사용될 수 없을 때, 로컬 라인 LL은 결함이 있는 칩 열을 통과할 수 없으며, 따라서 SPIRAL 경로가 모든 리얼 칩 2R1을 직렬로 접속하므로써 구성될 수 없다. 이 경우에, 상당수의 리얼 칩 2R1이 소모된다. 그러나, 본 발명의 형태에 따라, 이 경우에 로컬 라인 LL이 분단부분 9를 통과하므로서 결함이 있는 칩열을 우회할 수 있으며, 따라서 SPIRAL 경로가 보통의 경우와 같이 잔류하는 양품 리얼 2R1을 사용하여 구성될 수 있다.
상술된 바와 같이, 본 발명에 따른 WSI 장치에서, 다수의 더미 칩 2D는 웨이퍼 1의 주변부분에서 적당한 위치에 선택적으로 형성된다. 각각의 더미 칩 2D는 그의 표면위에 형성된 중계점의 다수의 금속패드 7과 그의 주변부분에 형성된 절단선인 스크라이브 라인 8을 포함하며, 금속막 3과 커버막은 스크라인브 라인 8에 제공되지 않는다. 더욱이, 다수의 리얼 칩 2R1과 2R2는 웨이퍼 중심의 적당한 위치에 선택적으로 배열된다. 이러한 리얼 칩들은 전원전압을 수신하기 위한 리얼 패드들 및 액튜얼 회로를 포함하며, 또한 웨이퍼 클럭라인 WCK와 컴멘드 라인 CMND로 각각 구성되는 그로우벌 라인 GL을 포함한다. 그로우벌 라인 GL은 리얼 칩과 그의 인점 칩 사이의 계면 근방의 로컬 라인 LL이 통과할 수 있도록 분단부분 0에서 분단된다. 전원공급선 4는 전원전압을 전위강하없이 다수의 리얼 칩들에 공급하기 위한 본딩 와이어에 의하여 구성된다.
상기 구성의 사용에 의하여 각 리얼 칩에 전류를 공급하기 위해 전원공급선으로 본딩 와이어가 사용되는 경우에, 전원공급선 4는 웨이퍼의 모서리 부분에 의하여 단락되지 않으며, 더욱이 그로우벌 라인 GL과 로컬 라인 LL도 웨이퍼 1의 모서리 부분에 의하여 단락되지 않는다. 또한 캐리어 위에 탑재하기 위해 웨이퍼 1을 절단하는 경우에, 금속의 부스러기가 칩에 달라붙지 않아 신뢰성이 저하되지 않는다. 무엇보다도, 로컬라인들을 사용하여 양품칩들을 접속하고 결합이 있는 칩들을 접속하지 않으므로써 SPIRAL 경로가 구성될 수 있다.
본 발명의 범위와 정신을 벗어나지 않고 많은 본 발명의 다른 실시예들이 구성될 수 있으며, 본 발명은 첨부된 청구범위에 정의된 것을 제외한 본 명세서에서 서술된 특정 실시예들로만 한정되지 않는다.

Claims (17)

  1. 웨이퍼; 그들의 각각이 액투얼 회로와 다수의 리얼 패드들을 가지며, 상기 웨이퍼의 중심부에 선택적으로 형성된 다수의 리얼 칩들; 상기 리얼 패드들 각각을 접속하는 다수의 본딩 와이어들; 그들 각각이 다수의 릴레이 패드들을 가지며, 상기 웨이퍼의 주변부분에 선택적으로 형성된 다수의 더미 칩들로 이루어지고, 상기 본딩 와이어들의 몇몇이 상기 릴레이 패드들의 대응하는 것에 선택적으로 접속되는 웨이퍼 스케일 집적장치.
  2. 제1항에 있어서, 상기 릴레이 패드들에 접속된 상기 본딩 와이어들이 전원전압을 상기 리얼 칩들에 공급하기 위해 사용되는 웨이퍼 스케일 집적장치.
  3. 제1항에 있어서, 상기 리얼 칩들의 각각이 공통 신호들을 전달하기 위한 그로우벌 라인등과 상기 리얼 칩들의 각각을 그의 인접 리얼 칩들에 전기적으로 접속하기 위한 로컬 라인들을 포함하고, 몇몇의 상기 리얼 칩들 사이의 계면부분 근방의 상기 그로우벌 라인들이 상기 로컬 라인들을 통과시키기 위해 분단되어 있는 웨이퍼 스케일 집적장치.
  4. 제3항에 있어서, 몇몇의 상기 리얼 칩들 사이의 상기 계면부분이 상기 웨이퍼 중심에서의 열과 같이 배열되는 웨이퍼 스케일 집적장치.
  5. 제3항에 있어서, 상기 그로우벌 라인들이 웨이퍼 클럭신호를 전달하기 위한 웨이퍼 클럭라인과 컴멘드 스트로브 신호를 전달하기 위한 컴멘드 라인으로 이루어지는 웨이퍼 스케일 집적장치.
  6. 제1항에 있어서, 금속막이 각각의 상기 더미 칩들의 주변부분에 형성되지 않아, 상기 그로우벌 라인들과 로컬 라인들이 단락되지 않는 웨이퍼 스케일 집적장치.
  7. 웨이퍼; 그들의 각각이 액튜얼 회로를 가지며, 상기 웨이퍼의 중심부에 선택적으로 형성된 다수의 리얼 칩들; 그들의 각각이 액튜얼 회로를 갖고 있는 않지만 상기 웨이퍼를 절단하기 위한 스크라인브 라인을 포함하며, 상기 웨이퍼의 주변부분에 선택적으로 형성된 다수의 더미 칩들로 이루어지는 웨이퍼 스케일 집적장치.
  8. 제7항에 있어서, 금속막과 커버막이 상기 스크라인브 라인위에 형성되지 않는 웨이퍼 스케일 집적장치.
  9. 제7항에 있어서, 상기 리얼 칩들의 각각이 공통 신호들을 전달하기 위한 그로우벌 라인들과 상기 리얼 칩들의 각각을 그의 인접 리얼 칩들에 전기적으로 접속하기 위한 로컬 라인들을 포함하고, 몇몇의 상기 리얼 칩들 사이의 계면부분 근방의 상기 그로우벌 라인들이 상기 로컬 라인들을 통과시키기 위해 분단된 웨이퍼 스케일 집적장치.
  10. 제9항에 있어서, 몇몇의 상기 리얼 칩들 사이의 상기 계면부분이 상기 웨이퍼의 중심에서의 열과 같이 배열되는 웨이퍼 스케일 집적장치.
  11. 제9항에 있어서, 상기 그로우벌 라인들이 웨이퍼 클럭신호를 전달하기 위한 클럭라인과 컴멘드 스트로브 신호를 전달하기 위한 컴멘드 라인으로 이루어지는 웨이퍼 스케일 집적장치.
  12. 제7항에 있어서, 금속막이 각각의 상기 더미 칩들의 주변부분에 형성되 않아, 상기 그로우벌 라인들과 로컬 라인들이 단락되지 않는 웨이퍼 스케일 집적장치.
  13. 웨이퍼; 그들의 각각이 액튜얼 회로를 가지며, 상기 웨이퍼에 선택적으로 형성된 다수의 리얼 칩들; 그들의 각각이 액튜얼 회로를 갖지 않으며, 상기 웨이퍼의 상기 주변부분에 있는 리얼 칩들 대신에 상기 웨이퍼의 주변부분에 선택적으로 형성되는 다수의 더미 칩들로 이루어지는 웨이퍼 스케일 집적장치.
  14. 제13항에 있어서, 상기 리얼 칩들의 각각이 공통신호들을 전달하기 위한 그로우벌 라인들과 상기 리얼 칩들의 각각을 그의 인접 리얼 칩들에 전기적으로 접속하기 위한 로컬 라인들을 포함하고, 몇몇의 상기 리얼 칩들 사이의 계면부분 근방의 상기 그로우벌 라인들이 상기 로컬 라인들을 통과시키기 위해 분단되어 있는 웨이퍼 스케일 집적장치.
  15. 제14항에 있어서, 몇몇의 상기 리얼 칩들 사이의 계면부분이 상기 위에퍼의 중심에서의 열과 같이 배열되는 웨이퍼 스케일 집적장치.
  16. 제14항에 있어서, 상기 그로우벌 라인들이 웨이퍼 클럭신호를 전달하기 위한 웨이퍼 클럭라인과 컴멘드 스트로브 신호를 전달하기 위한 컴멘드 라인으로 이루어지는 웨이퍼 스케일 집적장치.
  17. 제13항에 있어서, 금속막이 각각의 상기 더미 칩들의 주변부분에 형성되지 않아, 상기 그로우벌 라인들과 로컬 라인들이 단락되지 않는 웨이퍼 스케일 집적장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5767565A (en) * 1996-07-22 1998-06-16 Alliance Semiconductor Corporation Semiconductor devices having cooperative mode option at assembly stage and method thereof
US6664628B2 (en) * 1998-07-13 2003-12-16 Formfactor, Inc. Electronic component overlapping dice of unsingulated semiconductor wafer
US6700142B1 (en) * 2001-12-31 2004-03-02 Hyperchip Inc. Semiconductor wafer on which is fabricated an integrated circuit including an array of discrete functional modules
JP5309728B2 (ja) * 2008-06-27 2013-10-09 富士通セミコンダクター株式会社 レチクルデータ作成方法及びレチクルデータ作成装置
US9899324B1 (en) * 2016-11-28 2018-02-20 Globalfoundries Inc. Structure and method of conductive bus bar for resistive seed substrate plating

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5568668A (en) * 1978-11-20 1980-05-23 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
JPS5779655A (en) * 1980-11-05 1982-05-18 Ricoh Co Ltd Manufacture of integrated circuit chip
JPS58143550A (ja) * 1982-02-22 1983-08-26 Nec Corp 半導体装置
JPS59107532A (ja) * 1982-12-13 1984-06-21 Nec Corp 半導体装置
JPS59197151A (ja) * 1983-04-22 1984-11-08 Toshiba Corp 半導体集積回路装置
FR2547112B1 (fr) * 1983-06-03 1986-11-21 Thomson Csf Procede de realisation d'un circuit hybride et circuit hybride logique ou analogique
JPS6020526A (ja) * 1983-07-15 1985-02-01 Hitachi Ltd 半導体装置
JPS6049648A (ja) * 1983-08-30 1985-03-18 Sumitomo Electric Ind Ltd マスタスライスｉｃ
US4703436A (en) * 1984-02-01 1987-10-27 Inova Microelectronics Corporation Wafer level integration technique
JPH0714002B2 (ja) * 1984-05-15 1995-02-15 セイコーエプソン株式会社 チップへの信号供給方法
JPS6130044A (ja) * 1984-07-20 1986-02-12 Nippon Denso Co Ltd 半導体チツプの検査方法
JPS6187349A (ja) * 1984-10-04 1986-05-02 Nippon Denso Co Ltd 半導体ウエハ
JPS61214559A (ja) * 1985-03-20 1986-09-24 Hitachi Ltd 半導体集積回路装置
GB2177825B (en) * 1985-07-12 1989-07-26 Anamartic Ltd Control system for chained circuit modules
JPS62179755A (ja) * 1986-02-03 1987-08-06 Mitsubishi Electric Corp テスト回路内蔵半導体集積回路
JPS62219957A (ja) * 1986-03-20 1987-09-28 Fujitsu Ltd Ｌｓｉ素子内の入出力回路
JPS62224056A (ja) * 1986-03-26 1987-10-02 Hitachi Ltd 半導体装置
JPS62238637A (ja) * 1986-04-09 1987-10-19 Nec Kansai Ltd パタ−ン位置合わせ方法
JPS63114246A (ja) * 1986-10-31 1988-05-19 Mitsubishi Electric Corp 半導体装置
JPH03106029A (ja) * 1989-09-20 1991-05-02 Fujitsu Ltd ウエハ・スケール・ｉｃ

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JPH01303750A (ja) 1989-12-07
EP0345162B1 (en) 1994-08-31

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